CN116301178B - 一种带隙基准电路及芯片 - Google Patents

Abstract

本发明提供一种带隙基准电路及芯片，第一负温度系数电路包括串联的第一场效应管和第一BJT晶体管，可生成第一负温度系数电压。第二负温度系数电路包括串联的第二场效应管和第二BJT晶体管，可生成第二负温度系数电压。第二场效应管上还连接有第一电阻，叠加电路连接于电源正极与第一电阻之间、以及电源正极与第一场效应管之间。叠加电路可基于第一负温度系数电压以及第二负温度系数电压得到正温度系数电压，并叠加后输出带隙基准电压。本发明可得到具有更低温度系数的带隙基准电压，从而，可提高带隙基准电压的稳定性。

Description

一种带隙基准电路及芯片

技术领域

本发明涉及集成电路技术领域，特别是涉及一种带隙基准电路及芯片。

背景技术

随着一些集成电路芯片被用于高温与低温等较为恶劣的温度条件下时，为了保证电路在高温与低温下仍然能够正常工作，往往使用带隙基准电路为电路提供较为稳定的参考电压或者参考电流。例如，带隙基准电路通常被用于数模转换器、模数转换器、低压差线性稳压器等器件中。

现有的带隙基准电路，为了输出所需要的带隙基准电压，采用将负温度系数电压和正温度系数电压叠加，构造出一个零温度系数电压，即带隙基准电压。其中，负温度系数电压来源于BJT晶体管（Bipolar Junction Transistor，双极性晶体管）的基极-发射极电压V_BE，正温度系数电压来源于两个BJT晶体管的基极-发射极电压差值∆V_BE。

然而，在实际应用中，这类带隙基准电路受限于BJT晶体管的自身温度特性，带隙基准电压所对应的温度系数仍偏高，当用于温度变化复杂的环境中时，带隙基准电压稳定性较差。

发明内容

本发明提供一种带隙基准电路及芯片，以解决现有的带隙基准电压所对应的温度系数仍偏高，当用于温度变化复杂的环境中时，带隙基准电压稳定性较差的问题。

本发明实施例提供一种带隙基准电路，所述带隙基准电路包括：第一负温度系数电路、第二负温度系数电路、第一电阻以及叠加电路；

所述第一负温度系数电路包括串联的第一场效应管和第一BJT晶体管，所述第二负温度系数电路包括串联的第二场效应管和第二BJT晶体管，所述第一电阻与所述第二场效应管串联，所述第一场效应管的栅极和漏极连接，所述第二场效应管的栅极和漏极连接；其中，所述第一BJT晶体管和所述第二BJT晶体管的电流大小不同；

所述叠加电路连接于电源正极与所述第一电阻之间、以及电源正极与所述第一场效应管的漏极之间，所述第一BJT晶体管、所述第二BJT晶体管的集电极和基极均接地；

所述叠加电路与所述第一场效应管之间的第一节点用于生成第一负温度系数电压，所述第一电阻与所述第二场效应管之间的第二节点用于生成第二负温度系数电压，所述叠加电路用于根据所述第一负温度系数电压以及所述第二负温度系数电压得到正温度系数电压，并叠加输出带隙基准电压。

可选地，所述叠加电路包括第一调节电路、第二调节电路和运算放大器；

所述第一调节电路连接于电源正极和所述第一场效应管之间，所述第二调节电路连接于电源正极和所述第一电阻之间；

所述运算放大器的负相输入端连接于所述第一节点上，所述运算放大器的正相输入端连接于所述第二调节电路与所述第一电阻之间的第三节点上，所述运算放大器的输出端同时与所述第一调节电路以及所述第二调节电路的控制端连接；

所述运算放大器通过所述第一调节电路、所述第二调节电路控制所述第一节点与所述第三节点的电压相同，并通过所述第二调节电路叠加输出所述带隙基准电压。

可选地，所述第一调节电路包括串联的第三场效应管和第二电阻；

所述第一场效应管与所述第二电阻串联，所述第三场效应管还与电源正极连接。

可选地，所述第二调节电路包括串联的第四场效应管和第三电阻；

所述第一电阻与所述第三电阻串联，所述第四场效应管还与电源正极连接；其中，所述第四场效应管和所述第三电阻之间的节点用于输出所述带隙基准电压。

可选地，所述运算放大器包括第一电流镜电路、第二电流镜电路以及运放控制电路；

所述第一电流镜电路连接于电源正极与接地端之间，且与所述第一节点连接，所述第一电流镜电路用于镜像复制所述第一负温度系数电路的电流；所述第二电流镜电路连接于电源正极与接地端之间，且与所述第三节点连接，所述第二电流镜电路用于镜像复制所述第二负温度系数电路的电流；所述第一电流镜电路还与所述第二电流镜电路连接；

所述运放控制电路连接于电源正极与接地端之间，且连接于所述第二电流镜电路与所述第一调节电路、所述第二调节电路之间，所述运放控制电路用于根据所述第一电流镜电路、所述第二电流镜电路的电信号反馈控制所述第一调节电路、所述第二调节电路，以使所述第一节点与所述第三节点的电压相同。

可选地，所述第一电流镜电路包括第五场效应管，第六场效应管和第三BJT晶体管；

所述第五场效应管、所述第六场效应管和所述第三BJT晶体管依次串联，且所述第五场效应管与电源正极连接，所述第三BJT晶体管的集电极以及基极均接地，所述第六场效应管的栅极连接于所述第一节点上。

可选地，所述第二电流镜电路包括第九场效应管、第十场效应管和第四BJT晶体管；

所述第九场效应管、所述第十场效应管和所述第四BJT晶体管依次串联，且所述第九场效应管与电源正极连接，所述第四BJT晶体管的集电极以及基极均接地，所述第十场效应管的栅极连接于所述第三节点上；

所述第五场效应管的栅极与所述第九场效应管的栅极连接。

可选地，所述运放控制电路包括串联的第七场效应管和第八场效应管；

所述第七场效应管还与电源正极连接，所述第八场效应管接地，所述第七场效应管的漏极和栅极同时连接于所述第一调节电路、所述第二调节电路的控制端。

可选地，N个所述第二BJT晶体管并联、N个所述第二场效应管并联；其中，N≥2，所述第一场效应管与所述第二场效应管的宽长比相同，所述第二BJT晶体管的面积与所述第一BJT晶体管的面积相同。

本发明实施例还提供了一种芯片，所述芯片包括前述的任一种带隙基准电路。

相对于现有技术，本发明具备如下优点：

本发明实施例提供的一种带隙基准电路及芯片，第一负温度系数电路包括串联的第一场效应管和第一BJT晶体管，可生成第一负温度系数电压。第二负温度系数电路包括串联的第二场效应管和第二BJT晶体管，可生成第二负温度系数电压。第二场效应管上还连接有第一电阻，叠加电路连接于电源正极与第一电阻之间、以及电源正极与第一场效应管之间。叠加电路可基于第一负温度系数电压以及第二负温度系数电压得到正温度系数电压，并叠加后输出带隙基准电压。由于本发明中通过利用场效应管自身的温度特性，将其与BJT二极管串联重新构造用于产生负温度系数电压，然后再与正温度系数电压叠加，因此可得到具有更低温度系数的带隙基准电压，从而，可提高带隙基准电压的稳定性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中BJT晶体管的基极-发射极电压V_BE随温度T的变化曲线；

图2是现有技术中带隙基准电压V_ref随温度T变化的曲线；

图3是现有技术中MOS管的栅极-源极的电压V_GS随温度T的变化曲线；

图4是本发明实施例中V_GS+V_BE随温度T的变化曲线；

图5本发明实施例中带隙基准电压随温度T变化的曲线；

图6是本发明实施例的一种带隙基准电路的电路原理示意图；

图7是本发明实施例图6示意的带隙基准电路的仿真结果图；

图8是本发明实施例的第一种带隙基准电路的电路图；

图9是本发明实施例的第二种带隙基准电路的电路图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图6，本发明实施例提供了一种带隙基准电路，所述带隙基准电路包括：第一负温度系数电路10、第二负温度系数电路11、第一电阻R1以及叠加电路12；

所述第一负温度系数电路10包括串联的第一场效应管M1和第一BJT晶体管Q1，所述第二负温度系数电路11包括串联的第二场效应管M2和第二BJT晶体管Q2，所述第一电阻R1与所述第二场效应管M2串联，所述第一场效应管M1的栅极和漏极连接，所述第二场效应管M2的栅极和漏极连接；其中，所述第一BJT晶体管Q1和所述第二BJT晶体管Q2的电流大小不同；

所述叠加电路12连接于电源正极VDD与所述第一电阻R1之间、以及电源正极VDD与所述第一场效应管M1的漏极之间，所述第一BJT晶体管Q1、所述第二BJT晶体管Q2的集电极和基极均接地；

所述叠加电路12与所述第一场效应管M1之间的第一节点a用于生成第一负温度系数电压，所述第一电阻R1与所述第二场效应管M2之间的第二节点b用于生成第二负温度系数电压，所述叠加电路12用于根据所述第一负温度系数电压以及所述第二负温度系数电压得到正温度系数电压，并叠加输出带隙基准电压。

具体而言，本领域技术人员所知晓的是，为了得到带隙基准电压，需要通过构造电路分别得到具有负温度系数的电压和具有正温度系数的电压，再将二者叠加，便可以得到具有零温度系数的电压，也即所需的带隙基准电压。

图1示出了BJT晶体管的基极-发射极电压V_BE随温度T的变化曲线，由图1可见V_BE为随温度的增加逐渐减小，且V_BE变化率的绝对值随着温度的升高逐渐增大。因此，在传统的带隙基准电路中，使用V_BE作为负温度系数电压。由于两个BJT晶体管中V_BE的差值ΔV_BE温度变化的斜率近似为恒定值，使用ΔV_BE作为正温度系数电压，叠加之后可以得到带隙基准电压V_ref随温度T变化的曲线如图2所示。结合图2的示意，容易理解的是，带隙基准电路输出的基准电压在中间温度上会存在一个斜率为零的点，而在小于该温度时，斜率为正，大于该温度时，斜率为负。对于带隙基准电路的温度系数TCF，计算公式为TCF=ΔV/(V_ref×δT)，其中，ΔV表示测算的温度T1和T2之间的电压变化差值，V_ref表示基准电压值，δT表示温度T1和T2的差值。结合图1至图2，分析可知，由于受限于V_BE随温度的变化特性，图2中的对应于T1至T2区间的ΔV较大，使得温度系数TCF较大，因此，现有的带隙基准电路输出的基准电压受温度影响较大。

在本发明实施例的带隙基准电路中，通过利用BJT晶体管基极-发射极的电压V_BE的温度特性，以及场效应管（也称MOS管）的栅极-源极的电压V_GS的温度特性，将BJT晶体管与MOS管串联后可以重新得到具有负温度系数的电压。图3示出了MOS管中V_GS随温度T的变化曲线，由图3可见V_GS为负温度系数的电压，且V_GS变化率的绝对值随着温度的升高逐渐减小。因此通过将MOS管与BJT晶体管串联组合使用，利用调整MOS管的宽长比、BJT管的面积，或调整MOS管的电流大小，可以得到图4所示的V_GS+V_BE，其变化率的绝对值随着温度的升高先减后增。

根据上述特点，可使用V_GS+V_BE代替传统带隙基准电路中的V_BE作为负温度系数电压。同时，两组V_GS+V_BE的差值ΔV_GS+BE可以代替ΔV_BE作为正温度系数电压，然后进行叠加得到新的。

容易理解的是，在传统的带隙基准电路中，V_ref=V_BE+αΔV_BE，α为与电路中电阻阻值相关的系数。而在本发明实施例的带隙基准电路中，=（V_GS+V_BE）+α´ΔV_GS+BE，α´为与电路中电阻阻值相关的系数。本发明实施例中带隙基准电压/>随温度T变化的曲线如图5所示。结合图5的示意，容易理解的是，带隙基准电路输出的基准电压在同样的温度区间T1和T2之间会存在两个斜率为零的点，对应得到的ΔV´也小于ΔV，所以，便可以得到具有更低温度系数的带隙基准电压。

图6给出了本发明实施例的一种带隙基准电路的原理示意，图6中包括用于生成第一负温度系数电压的第一负温度系数电路10、用于生成第二负温度系数电压的第二负温度系数电路11、第一电阻R1以及叠加电路12。

结合前述说明，容易理解的是，第一负温度系数电路10和第二负温度系数电路11中均包括相互串联的场效应管和BJT晶体管。具体地，第一负温度系数电路10包括串联的第一场效应管M1和第一BJT晶体管Q1，所述第二负温度系数电路11包括串联的第二场效应管M2和第二BJT晶体管Q2。第一电阻R1与所述第二场效应管M2串联，在本发明实施例中，还将第一场效应管M1的栅极和漏极连接，将第二场效应管M2的栅极和漏极连接，使得两个MOS管均形成“二极管式连接”，从而，可得到所需的负温度系数的电压V_GS。

示例性地，本发明实施例中所采用的第一场效应管M1和第二场效应管M2均可以为NMOS管，第一BJT晶体管Q1和第二BJT晶体管Q2均可以为PNP晶体管，下述连接关系和电路原理的介绍也以此为例进行说明。

叠加电路12连接于电源正极VDD与第一电阻R1之间、以及电源正极VDD与第一场效应管M1的漏极之间，第一BJT晶体管Q1、第二BJT晶体管Q2的集电极和基极均接地；

叠加电路12与第一场效应管M1之间的第一节点a用于生成第一负温度系数电压V_a，V_a=V_GS1+V_BE1，其中，V_GS1表示第一场效应管M1两端的电压，V_BE1表示第一BJT晶体管Q1两端的电压。第一电阻R1与第二场效应管M2之间的第二节点b用于生成第二负温度系数电压V_b，V_b=V_GS2+V_BE2，其中，V_GS2表示第二场效应管M2两端的电压，V_BE2表示第二BJT晶体管Q2两端的电压。V_a和V_b均为具有图4示意的温度特性的负温度系数电压。

叠加电路12同时与第一负温度系数电路10和第二负温度系数电路11连接，所以可基于第一负温度系数电压V_a和第二负温度系数电压V_b得到正温度系数电压ΔV_GS+BE，ΔV_GS+BE=V_a-V_b=I*R1，I为流经第一电阻R1的电流大小，然后将ΔV_GS+BE与V_GS+V_BE进行叠加，得到=（V_GS1+V_BE1）+α´ΔV_GS+BE=（V_GS2+V_BE2+I*R1）+α´ΔV_GS+BE。从而，叠加电路12可以输出所需的带隙基准电压/>，带隙基准电压/>随温度T变化的曲线如图5所示。

另外，通过对图6示意的带隙基准电路的仿真验证，可得到如图7示意的仿真结果图，该仿真结果图中纵坐标表示带隙基准电压，横坐标表示温度T，该仿真结果图表现了与如图5相同的变化趋势。仿真条件中设置电源电压VDD为3.3V，对该电路进行-10℃-90℃的直流扫描，在-10℃-90℃的范围内，带隙基准电压/>在2.61497V-2.61537V之间波动，误差最大为0.4mV，经计算工作温度在-10℃-90℃范围的温度系数为1.530ppm/℃。当仿真条件中设置电源VDD的电压为3.3V，对传统的带隙基准电路进行-10℃-90℃的直流扫描，计算后所得到的温度系数通常为25ppm/℃至30ppm/℃。显然，相比较而言，本发明实施例中带隙基准电路的温度系数比传统带隙基准电路在相同温度范围的温度系数更低。

在本发明实施例中，通过利用场效应管自身的温度特性，将其与BJT二极管串联重新构造用于产生负温度系数电压，然后再与正温度系数电压叠加，因此可得到具有更低温度系数的带隙基准电压，从而，可提高带隙基准电压的稳定性。

可选地，参照图6，所述叠加电路12包括第一调节电路121、第二调节电路122和运算放大器123；

所述第一调节电路121连接于电源正极VDD和所述第一场效应管M1之间，所述第二调节电路122连接于电源正极VDD和所述第一电阻R1之间；

所述运算放大器123的负相输入端连接于所述第一节点a上，所述运算放大器123的正相输入端连接于所述第二调节电路122与所述第一电阻R1之间的第三节点c上，所述运算放大器123的输出端同时与所述第一调节电路121以及所述第二调节电路122的控制端连接；

所述运算放大器123通过所述第一调节电路121、所述第二调节电路122控制所述第一节点a与所述第三节点c的电压相同，并通过所述第二调节电路122叠加输出所述带隙基准电压。

具体而言，如图6的示意，一种实施方式中，叠加电路12可以包括用于调节第一负温度系数10电流大小的第一调节电路121，以及用于调节第二负温度系数11电流大小的第二调节电路122，还有用于控制第一调节电路121和第二调节电路122的运算放大器123。

具体地，仍以第一场效应管M1为NMOS管为例进行说明。第一调节电路121连接于电源正极VDD和第一场效应管M1的漏极之间，第二调节电路122连接于电源正极VDD和第一电阻R1之间。

运算放大器123的负相输入端与第一节点a连接，运算放大器123的正相输入端连接于第二调节电路122与第一电阻R1之间的第三节点c上，运算放大器123的输出端同时与第一调节电路121以及第二调节电路122的控制端连接。运算放大器123的两个输入端分别采集到第一节点a的电压V_a和第三节点c的电压V_c，根据前述说明，可以得知V_c=V_b+I*R1=V_GS2+V_BE2+I*R1。通过运算放大器123对V_a和V_c进行比较，根据比较结果可分别通过第一调节电路121、第二调节电路122调节相应电路的电流大小，从而反馈控制V_a和V_c，使得V_a和V_c相同，并且，第二调节电路122可对正温度系数电压和负温度系数电压进行叠加并输出带隙基准电压。

可选地，参照图8，所述第一调节电路121包括串联的第三场效应管M3和第二电阻R2；

所述第一场效应管M1与所述第二电阻R2串联，所述第三场效应管M3还与电源正极VDD连接；

所述运算放大器123的输出端与所述第三场效应管M3的栅极连接。

具体而言，如图8的示意，本发明实施例中的第一调节电路121可以包括串联的第三场效应管M3和第二电阻R2。示例性地，当第三场效应管M3为PMOS管时，第一场效应管M1的漏极与第二电阻R2的一端连接，第二电阻R2的另一端与第三场效应管M3的漏极连接，第三场效应管M3的源极与电源正极连接，运算放大器123的输出端与第三场效应管M3的栅极连接。运算放大器123的输出端根据比较结果来控制第三场效应管M3的工作状态来调节该支路上的电流大小，从而可改变第一节点a的电压V_a。

可选地，参照图8，所述第二调节电路122包括串联的第四场效应管M4和第三电阻R3；

所述第一电阻R1与所述第三电阻R3串联，所述第四场效应管M4还与电源正极VDD连接，所述运算放大器123的输出端与所述第四场效应管M4的栅极连接；其中，所述第四场效应管M4和所述第三电阻R3之间的节点用于输出所述带隙基准电压。

具体而言，如图8的示意，本发明实施例中的第二调节电路122可以包括串联的第四场效应管M4和第三电阻R3。示例性地，当第四场效应管M4为PMOS管时，第一电阻R1的一端与第三电阻R3的一端连接，第三电阻R3的另一端与第四场效应管M4的漏极连接，第四场效应管M4的源极与电源正极连接，运算放大器123的输出端与第四场效应管M4的栅极连接。运算放大器123的输出端根据比较结果来控制第四场效应管M4的工作状态来调节该支路上的电流大小，从而可改变第三节点c的电压V_c。并且，第四场效应管M4和第三电阻R3之间的节点用于输出带隙基准电压，结合图示，容易理解的是，/>=V_c+ α´ΔV_GS+BE=V_c+I*R3=（V_GS2+V_BE2+I*R1）+R3*ΔV_GS+BE/R1，也即α´=R3/R1。

可选地，参照图9，所述运算放大器123包括第一电流镜电路1231、第二电流镜电路1232以及运放控制电路1233；

所述第一电流镜电路1231连接于电源正极VDD与接地端GND之间，且与所述第一节点a连接，所述第一电流镜电路1231用于镜像复制所述第一负温度系数电路10的电流；所述第二电流镜电路1232连接于电源正极VDD与接地端GND之间，且与所述第三节点c连接，所述第二电流镜电路1232用于镜像复制所述第二负温度系数电路11的电流；所述第一电流镜电路1231还与所述第二电流镜电路1232连接；

所述运放控制电路1233连接于电源正极VDD与接地端GND之间，且连接于所述第二电流镜电路1232与所述第一调节电路121、所述第二调节电路122之间，所述运放控制电路1233用于根据所述第一电流镜电路1231、所述第二电流镜电路1232的电信号反馈控制所述第一调节电路121、所述第二调节电路122，以使所述第一节点a与所述第三节点c的电压相同。

具体而言，如图9的示意，本发明实施例中的运算放大器123包括第一电流镜电路1231、第二电流镜电路1232以及运放控制电路1233。第一电流镜电路1231连接于电源正极VDD与接地端GND之间，且与第一节点a连接，第一电流镜电路1231通过第一节点a将第一负温度系数电路10的电流镜像复制到第一电流镜电路1231中，第二电流镜电路1232通过第三节点c将第一负温度系数电路10的电流镜像复制到第二电流镜电路1232中，并且第一电流镜电路1231还与第二电流镜电路1232连接，两者存在电流相同的部分。运放控制电路1233连接在第二电流镜电路1232与第一调节电路121之间、以及还连接在第二电流镜电路1232与第二调节电路122之间，两个电流镜电路所镜像复制得到的电流大小可输入到运放控制电路1233中，通过运放控制电路1233来反馈控制第一调节电路121、第二调节电路122，以使第一节点a与第三节点c的电压相同。

可选地，参照图9，所述第一电流镜电路1231包括第五场效应管M5，第六场效应管M6和第三BJT晶体管Q3；

所述第五场效应管M5、所述第六场效应管M6和所述第三BJT晶体管Q3依次串联，且所述第五场效应管M5与电源正极连接，所述第三BJT晶体管Q3的集电极以及基极均接地，所述第六场效应管M6的栅极连接于所述第一节点a上。

具体而言，如图9的示意，本发明实施例中的第一电流镜电路1231包括第五场效应管M5，第六场效应管M6和第三BJT晶体管Q3。第五场效应管M5可以为PMOS管，第六场效应管M6可以为NMOS管。第六场效应管M6和第一场效应管管M1的宽长比相同，第三BJT晶体管Q3和第一BJT晶体管Q1的面积相同。

第五场效应管M5的源极与电源正极连接，第五场效应管M5的漏极与第六场效应管M6的漏极连接，且第五场效应管M5的漏极与第五场效应管M5的栅极连接，第六场效应管M6的源级与第三BJT晶体管Q3的发射极连接，第三BJT晶体管Q3的集电极以及基极均接地，第六场效应管M6的栅极连接于第一节点a上。在第五场效应管M5，第六场效应管M6和第三BJT晶体管Q3的镜像结构作用下，流经第一电流镜电路1231和第一负温度系数电路10的电流相同。

可选地，参照图9，所述第二电流镜电路1232包括第九场效应管M9、第十场效应管M10和第四BJT晶体管Q4；

所述第九场效应管M9、所述第十场效应管M10和所述第四BJT晶体管Q4依次串联，且所述第九场效应管M9与电源正极连接，所述第四BJT晶体管Q4的集电极以及基极均接地，所述第十场效应管M10的栅极连接于所述第三节点c上；

所述第五场效应管M5的栅极与所述第九场效应管M9的栅极连接。

具体而言，如图9的示意，本发明实施例中的第二电流镜电路1232包括第九场效应管M9、第十场效应管M10和第四BJT晶体管Q4。第九场效应管M9可以为PMOS管，第十场效应管M10可以为NMOS管。第十场效应管M10和第一场效应管管M1的宽长比相同，第四BJT晶体管Q4和第一BJT晶体管Q1的面积相同。

第九场效应管M9的源极与电源正极连接，第九场效应管M9的漏极与第十场效应管M10的漏极连接，第十场效应管M10的源级与第四BJT晶体管Q4的发射极连接，第四BJT晶体管Q4的集电极以及基极均接地，第十场效应管M10的栅极连接于第三节点c上。第五场效应管M5的栅极与所述第九场效应管M9的栅极连接。在第九场效应管M9、第十场效应管M10和第四BJT晶体管Q4的镜像结构作用下，流经第二电流镜电路1232和第一负温度系数电路10的电流相同。

可选地，参照图9，所述运放控制电路1233包括串联的第七场效应管M7和第八场效应管M8；

所述第七场效应管M7还与电源正极连接，所述第八场效应管M8接地，所述第七场效应管M7的漏极和栅极同时连接于所述第一调节电路121、所述第二调节电路122的控制端。

具体而言，如图9的示意，本发明实施例中的运放控制电路1233包括串联的第七场效应管M7和第八场效应管M8。示例性地，第七场效应管M7可以为PMOS管，第八场效应管M8可以为NMOS管。第七场效应管M7的源极与电源正极连接，第七场效应管M7的漏极与第八场效应管M8的漏极连接，第八场效应管M8的源级接地，第七场效应管M7的漏极和栅极同时连接于第一调节电路121、第二调节电路122的控制端。例如，可以是连接在第三场效应管M3、第四场效应管M4的栅极。

结合图示，流经第九场效应管M9的电流与第一电流镜电路1231的电流相同，流经第十场效应管M10的电流受第三节点c的控制。因此，当第九场效应管M9和第十场效应管M10的电流出现大小差异时，可通过第八场效应管M8的栅极影响第八场效应管M8以及第七场效应管M7的工作状态，并反馈控制第一调节电路121和第二调节电路122。

可选地，N个所述第二BJT晶体管Q2并联、N个所述第二场效应管M2并联；其中，N≥2，所述第一场效应管M1与所述第二场效应管M2的宽长比相同，所述第二BJT晶体管Q2的面积与所述第一BJT晶体管Q1的面积相同。

具体而言，根据带隙基准电压的生成原理，当两个相同BJT晶体管工作在不相等的电流下时，它们各自的V_BE可以作为负温度系数电压，两个BJT晶体管对应的V_BE的差值ΔV_BE为正温度系数电压。因此，一种实施方式中，在前述的带隙基准电路基础上，可将两个或两个以上的第二BJT晶体管Q2并联，将两个或两个以上的第二场效应管M2并联，每个第二BJT晶体管Q2保持与一个第二场效应管M2串联。并且第一场效应管M1与第二场效应管M2的宽长比相同，第二BJT晶体管Q2的面积与第一BJT晶体管Q1的面积相同。从而，可使得流经第一场效应管M1、第一BJT晶体管Q1的电流I1和流经第二场效应管M2、第二BJT晶体管Q2的电流I2不同，二者之间具有N倍的关系，从而可得到负温度系数电压V_a和V_b。当然，实际中也可通过直接选择不同宽长比的场效应管、不同面积的BJT晶体管来构造正温度系数电压。

本发明实施例还提供了一种芯片，所述芯片包括前述任一实施例所述的带隙基准电路。

具体而言，上述的任一种带隙基准电路可以被应用于各种A/D转换器芯片、D/A转换器芯片或处理器芯片等各种需要基准电压的芯片中，由于上述带隙基准电路具有更低的温度系数，更能适用于较为宽泛的高低温环境，芯片的工作可靠性更高。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种带隙基准电路及芯片，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的结构及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种带隙基准电路，其特征在于，所述带隙基准电路包括：第一负温度系数电路（10）、第二负温度系数电路（11）、第一电阻（R1）以及叠加电路（12）；

所述第一负温度系数电路（10）包括串联的第一场效应管（M1）和第一BJT晶体管（Q1），所述第二负温度系数电路（11）包括串联的第二场效应管（M2）和第二BJT晶体管（Q2），所述第一电阻（R1）与所述第二场效应管（M2）串联，所述第一场效应管（M1）的栅极和漏极连接，所述第二场效应管（M2）的栅极和漏极连接；其中，所述第一BJT晶体管（Q1）和所述第二BJT晶体管（Q2）的电流大小不同；

所述叠加电路（12）连接于电源正极（VDD）与所述第一电阻（R1）之间、以及电源正极（VDD）与所述第一场效应管（M1）的漏极之间，所述第一BJT晶体管（Q1）、所述第二BJT晶体管（Q2）的集电极和基极均接地；

所述叠加电路（12）与所述第一场效应管（M1）之间的第一节点（a）用于生成第一负温度系数电压，所述第一电阻（R1）与所述第二场效应管（M2）之间的第二节点（b）用于生成第二负温度系数电压，所述叠加电路用于根据所述第一负温度系数电压以及所述第二负温度系数电压得到正温度系数电压，并叠加输出带隙基准电压；

所述叠加电路（12）包括第一调节电路（121）、第二调节电路（122）和运算放大器（123）；

所述第一调节电路（121）连接于电源正极（VDD）和所述第一场效应管（M1）之间，所述第二调节电路（122）连接于电源正极（VDD）和所述第一电阻（R1）之间；

所述运算放大器（123）的负相输入端连接于所述第一节点（a）上，所述运算放大器（123）的正相输入端连接于所述第二调节电路（122）与所述第一电阻（R1）之间的第三节点（c）上，所述运算放大器（123）的输出端同时与所述第一调节电路（121）以及所述第二调节电路（122）的控制端连接；

所述运算放大器（123）通过所述第一调节电路（121）、所述第二调节电路（122）控制所述第一节点（a）与所述第三节点（c）的电压相同，并通过所述第二调节电路（122）叠加输出所述带隙基准电压（）。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述第一调节电路（121）包括串联的第三场效应管（M3）和第二电阻（R2）；

所述第一场效应管（M1）与所述第二电阻（R2）串联，所述第三场效应管（M3）还与电源正极（VDD）连接；

所述运算放大器（123）的输出端与所述第三场效应管（M3）的栅极连接。

3.根据权利要求1所述的带隙基准电路，其特征在于，所述第二调节电路（122）包括串联的第四场效应管（M4）和第三电阻（R3）；

所述第一电阻（R1）与所述第三电阻（R3）串联，所述第四场效应管（M4）还与电源正极（VDD）连接，所述运算放大器（123）的输出端与所述第四场效应管（M4）的栅极连接；其中，所述第四场效应管（M4）和所述第三电阻（R3）之间的节点用于输出所述带隙基准电压。

4.根据权利要求1所述的带隙基准电路，其特征在于，所述运算放大器（123）包括第一电流镜电路（1231）、第二电流镜电路（1232）以及运放控制电路（1233）；

所述第一电流镜电路（1231）连接于电源正极（VDD）与接地端（GND）之间，且与所述第一节点（a）连接，所述第一电流镜电路（1231）用于镜像复制所述第一负温度系数电路（10）的电流；所述第二电流镜电路（1232）连接于电源正极（VDD）与接地端（GND）之间，且与所述第三节点（c）连接，所述第二电流镜电路（1232）用于镜像复制所述第二负温度系数电路（11）的电流；所述第一电流镜电路（1231）还与所述第二电流镜电路（1232）连接；

所述运放控制电路（1233）连接于电源正极（VDD）与接地端（GND）之间，且连接于所述第二电流镜电路（1232）与所述第一调节电路（121）、所述第二调节电路（122）之间，所述运放控制电路（1233）用于根据所述第一电流镜电路（1231）、所述第二电流镜电路（1232）的电信号反馈控制所述第一调节电路（121）、所述第二调节电路（122），以使所述第一节点（a）与所述第三节点（c）的电压相同。

5.根据权利要求4所述的带隙基准电路，其特征在于，所述第一电流镜电路（1231）包括第五场效应管（M5），第六场效应管（M6）和第三BJT晶体管（Q3）；

所述第五场效应管（M5）、所述第六场效应管（M6）和所述第三BJT晶体管（Q3）依次串联，且所述第五场效应管（M5）与电源正极连接，所述第三BJT晶体管（Q3）的集电极以及基极均接地，所述第六场效应管（M6）的栅极连接于所述第一节点（a）上。

6.根据权利要求5所述的带隙基准电路，其特征在于，所述第二电流镜电路（1232）包括第九场效应管（M9）、第十场效应管（M10）和第四BJT晶体管（Q4）；

所述第九场效应管（M9）、所述第十场效应管（M10）和所述第四BJT晶体管（Q4）依次串联，且所述第九场效应管（M9）与电源正极连接，所述第四BJT晶体管（Q4）的集电极以及基极均接地，所述第十场效应管（M10）的栅极连接于所述第三节点（c）上；

所述第五场效应管（M5）的栅极与所述第九场效应管（M9）的栅极连接。

7.根据权利要求6所述的带隙基准电路，其特征在于，所述运放控制电路（1233）包括串联的第七场效应管（M7）和第八场效应管（M8）；

所述第七场效应管（M7）还与电源正极连接，所述第八场效应管（M8）接地，所述第七场效应管（M7）的漏极和栅极同时连接于所述第一调节电路、所述第二调节电路的控制端。

8.根据权利要求1所述的带隙基准电路，其特征在于，N个所述第二BJT晶体管（Q2）并联、N个所述第二场效应管（M2）并联；其中，N≥2，所述第一场效应管（M1）与所述第二场效应管（M2）的宽长比相同，所述第二BJT晶体管（Q2）的面积与所述第一BJT晶体管（Q1）的面积相同。

9.一种芯片，其特征在于，所述芯片包括权利要求1至8任一项所述的带隙基准电路。