CN1162883A - 同步装置 - Google Patents

Abstract

一种同步装置，进行包含在被接收信号中的一个第一已知模式和一个第二已知模式之间的相关处理，并检测被接收的信号接收定时。一个相关数值计算部分(3)在每一接收时间计算第一已知模式和第二已知模式之间的相关数值。接收定时检测部分(108)比较所计算的相关的数值与预定的阈值，确定当计算的相关数值变得大于阈值时的接收时间为所接收的信号的接收定时，并在确定之后暂停相关数值与阈值之间的比较，并保持所确定的接收时间作为接收定时。

Description

同步装置

本发明涉及用于数字通信的同步装置。

通常在这类同步装置中，对于从包含在接收信号中的已知的符号形成的已知模式与属于接收机的已知模式的相关数值进行计算，并在所计算的相关数值变得大于预定的阈值时确定已知的模式已经被检测到(例如在JP-A-7-250120中所透露的那样)。

如图1所示，这种同步装置包括：第一和第二模数转换器101和102，由接收信号的同步检测器所获得的接收信号的同相成分I-ch和正交成分Q-ch分别向这两个转换器输入；一个相关电路103，第一和第二A/D转换器101和102的输出信号向该相关电路输入；以及一个接收定时检测电路108，相关电路103的输出信号向该检测电路输入。这里，相关电路103包含一个用于存储具有从第一和第二A/D转换器101和102输入的已知模式的接收信号的M段同相成分I-ch和正交成分Q-ch；第一存储器104的两个输出信号向其输入的相关器105；其中存储属于接收器的已知模式的的同相成分和正交成分一个第二存储器106；以及相关器105的两个输出信号向其输入的功率检测电路107。而且，接收定时检测电路108包括：其中存储预定阈值的一个存储器110，以及一个比较器109，用于对相关电路103的输出信号和存储在存储器110中的阈值彼此进行比较。

在该同步装置中，由接收信号的同步检测所获得的接收信号的同相成分I-ch和正交成分Q-ch由第一和第二A/D转换器101和102量化，并然后存储在相关器电路103的第一存储器104中。在第一存储器104中，具有已知模式的接收信号的M段同相成分I-ch和正交成分Q-ch能够被存储是通过这样的事实，即最先存储的接收信号的同相成分I-ch和正交成分Q-ch是由新输入的接收信号的同相成分I-ch和正交成分Q-ch作上标的。

在相关电路103的相关器105中，两个相关数值comb_I和comb_Q，是使用从第一存储器104输出的接收信号的同相成分I-ch和正交成分Q-ch，以及从第二存储器106输出的已知模式的同相成分和正交成分，由以下表达式计算的。 ${\mathrm{comb}}_I=\mathrm{Re}[\underset{i=1}{\overset{M}{\mathrm{\Σ}}}\mathrm{sw}\left(i\right)\×r{\left(i\right)}^{*}]$ $=\underset{i=1}{\overset{M}{\mathrm{\Σ}}}\{{\mathrm{sw}}_I\left(i\right)\×r_I\left(i\right)+{\mathrm{sw}}_Q\left(i\right)\×r_I($ ${\mathrm{comb}}_Q=\mathrm{Im}[\underset{i=1}{\overset{M}{\mathrm{\Σ}}}\mathrm{sw}\left(i\right)\×r{\left(i\right)}^{*}]$ $=\underset{i=1}{\overset{M}{\mathrm{\Σ}}}\{-{\mathrm{sw}}_Q\left(i\right)\×r_Q\left(i\right)+{\mathrm{sw}}_I\left(i\right)\×r_Q$

在相关器105中计算的两个相关数值comb_I和comb_Q在功率检测电路107中通过根据以下表达式的处理而转换为一个相关数值(功率)comb。

           comb＝comb_I ²＋comb_Q ²    (3)

此外，在上述表达式(1)到(3)中，下标字母I和Q分别表示同相成分和正交成分。而且，上述表达式(1)到(3)中所示的各个处理过程可简单地借助于诸如DSP单处理器的软件而实现。

在相关电路103中所获得的相关数值与已经存储在第三存储器110中的阈值在接收定时检测电路108的比较器109中进行比较。当由相关电路103所获得的相关数值大于这一阈值时，确定已经接收到已知的符号。

此外，相关数值有时就接收的信号的功率被规范化，以便通过衰减而抑制相关数值功率的变化，但是这里示出的是不进行规范化的情形的结构。

然而，在如同上述的同步装置中，存在着如下的那些问题。

(1)一般，当在传输中进行包含已知符号串的传输时，当获得了这一已知符号串和属于一接收器的已知符号串之间的相关时，相关数值表示发送器在一种理想状态下发送已知符号串时的最大值。然而，即使当从相关数值简单地大于一定的数值或者从相关数值的峰值这样的一个事实而检测到最优定时的时候，当存在由建筑物或者山峰反射之后而被接收的接收波(以下称为“滞后波”)时，则同步装置不一定能够平稳地操作。

即，例如当这种滞后波存在时相关数值示于图2A到2D。当只有所需要接收的波(以下称为“先行波”或者“所需要的波”)存在时，能够获得如图2A所示与先行波精确吻合的定时。而且，当只有滞后波存在时，能够获得如图2B所示与滞后波精确吻合的定时。然而，当先行波与滞后波反相并彼此叠加时，则相关数值变小。因而，如图2C所示，当使得阈值稍微变得较大时，先行波的定时与滞后波的定时都变得不再能够被检测到。另一方面，当先行波与滞后波为同相并彼此叠加时，相关数值在先行波接收时间和滞后波接收时间处都能够被检测到。因而，如图2D所示，滞后波的定时只有通过与阈值的比较才能检测到。

(2)接收定时检测的精确性并不是那么高的。即接收定时的检测精确性依赖于A/D转换器的采样速度，并且当发送器与接收器之间的滞后达到T/2(T：采样时间区间)时，则检测精确性被检测为定时滞后。当采样时间区间很大时，定时滞后变大，并且接收性能恶化。而且，当即使在采样时间区间不那么大的情形下而发送器与接收器之间的频差小时，也要用一定的时间才能检测到时间滞后，并且接收性能已经恶化到一定程度这种状态要持续很长时间。

本发明的一个目的是要提供一种同步装置，该装置即使就以上条款(1)所述的问题来看，在先行波和滞后波同时存在时也能够检测先行波的接收时间。

本发明的另一个目的是要提供一种同步装置，该装置就以上条款(2)所述的问题而言能够以高的精确度检测接收定时。

本发明的第一同步装置是用于对包含在一个接收信号中的一个第一已知模和一个第二已知模式之间进行相关处理，以便检测接收的信号接收定时的一个同步装置，它包括：

用于计算第一已知模式和第二已知模式之间的相关数值的相关数值计算装置；

接收定时检测装置；以及

用于向相关装置和接收定时检测装置发送接收时间的接收窗口控制装置；其中：

相关数值计算装置计算在每一接收时间处的相关数值；以及

接收定时检测装置比较所计算的相关数值与预定的阈值，当计算的相关数值变得大于阈值时确定接收时间为所接收的信号的接收定时，在确定之后暂停相关数值与阈值之间的比较，并保持所确定的接收时间作为接收定时。

第二同步装置是上述本发明的第一同步装置，还包括定时校正数值检测装置，该装置用于画出在闩锁电路中保持的接收时间直方图，比较所画出的直方图中的接收时间频率与另一个阈值，并当频率超过另一个阈值时，产生用于根据接收时间纠正由接收窗口控制装置所发送的接收时间的定时校正数值。

本发明的第三同步装置是一个用于在包含在接收信号中的一个第一已知模式和一个第二已知模式之间进行相关处理的同步装置，以便检测该被接收信号的接收定时，该装置包括：

用于计算第一已知模式和第二已知模式之间的相关数值的相关数值计算装置；

接收定时检测装置；以及

用于向相关装置和接收定时检测装置发送接收时间的接收窗口控制装置；其中

相关数值计算装置计算每一接收时间处的相关数值；以及

接收定时检测装置比较所计算的相关数值与预定的阈值，当所计算的相关数值变得大于阈值时检测接收时间，并在所检测的接收时间之后的一定周期内当由相关数值计算装置所计算相关数值变得最大时获得接收时间并保持该接收时间。

本发明的第四同步装置是一个用于在包含在接收信号中的一个第一已知模式和一个第二已知模式之间进行相关处理的同步装置，以便检测该被接收信号的接收定时，该装置包括：

用于计算第一已知模式和第二已知模式之间的相关数值的相关数值计算装置；

接收定时检测装置；以及

用于向相关装置和接收定时检测装置发送接收时间的接收窗口控制装置；其中：

相关数值计算装置计算每一接收时间处的相关数值；以及

接收定时检测装置比较所计算的相关数值与预定的阈值，当所计算的相关数值已经第一次变得大于阈值时检测第一接收时间，并在第一接收时间之后当所计算的相关数值第一次变得小于阈值时检测第二接收时间，并获得第一接收时间与第二接收时间的一个中间值并保持该中间值。

本发明的第五同步装置是一个用于在包含在接收信号中的一个第一已知模式和一个第二已知模式之间进行相关处理的同步装置，以便检测该被接收信号的接收定时，该装置包括：

用于计算第一已知模式和第二已知模式之间的相关数值的相关数值计算装置；

接收定时检测装置；以及

用于向相关装置和接收定时检测装置发送接收时间的接收窗口控制装置；其中：

相关数值计算装置计算每一接收时间处的相关数值；以及

接收定时检测装置对所计算的相关数值进行内插，内插之后比较相关数值与预定的阈值，当内插之后相关数值变得大于阈值时，确定该接收时间为所接收的信号的接收时间。

本发明的第六同步装置是本发明的第五同步装置，其中接收定时检测装置包括在确定接收时间之后维持比较内插之后的相关数值与阈值，并保持所确定的接收时间作为接收定时。

本发明的第七同步装置是本发明的第五或者第六同步装置，还包括装设在接收时间检测装置的输出侧的定时滞后检测装置，其中定时滞后检测装置包括存储最优接收时间的存储装置，以及用于获得由接收定时检测装置所保持的接收时间与最优接收时间之间的差的加法装置。

发明的第八同步装置是本发明的第七同步装置，其中接收窗口控制装置包括一个计数器用于计数时钟并根据定时滞后检测装置的输出信号而设置其初始值。

图1是表示通常的同步装置的一个框图；

图2A到2D示出用来说明图1所示的同步装置的操作的时序图；

图3是根据本发明的第一实施例的同步装置的框图；

图4A到4C是用来说明图3所示的同步装置的操作的时序图；

图5是根据本发明的第二实施例的同步装置的框图；

图6A到6B是用来说明图5所示的同步装置的操作的时序图；

图7是根据本发明的第三实施例的同步装置的框图；

图8A到8E是用来说明图7所示的同步装置的操作的时序图；

图9是根据本发明的第四实施例的同步装置的框图；

图10A到10G是用来说明图9所示的同步装置的操作的时序图；

图11是根据本发明的第五实施例的同步装置的框图；

图12A到12D是用来说明图11所示的同步装置的操作的时序图；

图13是根据本发明的第六实施例的同步装置的框图；

图14A到14D是用来说明图13所示的同步装置的操作的时序图；

图15是根据本发明的第七实施例的同步装置的框图；

图16是根据本发明的第八实施例的同步装置的框图；

图17A到17C是用来说明图16所示的同步装置的操作的时序图；

(第一实施例)

如图3中所示，根据本发明的第一实施例的同步装置包含：第一和第二模数转换器(A/D转换器)1和2，一个相关电路3，一个接收定时检测电路8，和一个接收窗口控制电路13。第一和第二A/D转换器1和2分别量化通过所接收的信号的同步检测而获得的被接收信号的同相成分I-ch和正交成分Q-ch。相关电路3计算包含在第一和第二A/D转换器1和2的输出信号中的已知符号模式和属于一接收器的已知模式之间的相关数值a，并包含在其中存储了分别从第一和第二A/D转换器1和2输出的接收信号的同相成分I-ch和正交成分Q-ch的第一存储器4，一个向其输入第一存储器4的两个输出信号的相关器5，一个在其中存储接收器的已知模式的同相成分I-ch和正交成分Q-ch的的存储器6，以及向其输入相关器5的两个输出信号的一个功率检测电路7。当相关电路3中计算的相关数值a变得大于预定阈值时接收定时检测电路8确定被接收的信号中的已知模式已经被检测到，并包含在其中已经存储了预定阈值的一个第三存储器11，用于对相关电路3的输出信号与存储在存储器11中的预定的阈值比较的一个比较器10，一个设置在功率检测电路7与比较器10并且其开与闭由比较器10输出的定时相关控制信号b所控制的开关9，以及一个闩锁电路12，用于通过由比较器10所输出的定时校正控制信号b控制闩锁稍后将说明的接收窗口控制电路13的一个计数器14的计数器数值c。接收窗口控制电路13只是在一定的时间周期操纵相关电路3和接收接收定时检测电路8，并包含从外部向其输入一个时钟的计数器14，以及一个用于产生定时检测窗口信号i的一个解码器15，该信号在计数器14的计数器数值c表示当已知符号被接收的一个时间数值时操纵相关电路3与接收定时检测电路8。

在本实施例的同步装置中，从外部输入的时钟数用接收窗口控制电路13的计数器14控制。这里，计数器14的计数周期与已知符号的接收区间相同。在解码器15中，当计数器14的计数器数值c表示当已知符号被接收的时间数值时产生定时检测窗口信号i，并且相关电路3和接收定时检测电路8只对于这一定时检测窗口信号i正在被产生的周期变为可操作的。

通过被接收的信号的同步检测所获得的被接收信号的同相成分I-ch和正交成分Q-ch由第一和第二A/D转换器1和2量化，并然后存储在相关电路3的第一存储器4中。在第一存储器4中，可存储具有已知模式的所接收的信号的M段同相成分I-ch和正交成分Q-ch，并且最先存储的接收信号的同相成分I-ch和正交成分Q-ch是由新输入的接收信号的同相成分I-ch和正交成分Q-ch作上标的。在相关电路3的相关器5中，两个相关数值由上述表达式(1)和(2)使用从第一存储器4所输出的接收信号的同相成分I-ch和正交成分Q-ch以及从第二存储器6所输出接收器中包含已知模式的同相成分I-ch和正交成分Q-ch而计算的。根据上述表达式(3)通过在功率检测电路7中所进行的处理，在相关器5中所计算的二个相关数值被转换为一个相关数值(功率)a。

通过接收定时检测电路8的开关9，相关电路3中获得的相关数值a被输入到比较器10，并且与存储在第三存储器11中的预定阈值比较。当在相关电路3中获得的相关数值a大于这一预定数值时，判定已知的符号已经被接收，并且定时校正控制信号b从比较器10输出。当定时校正控制信号b从比较器10输出时，使得开关9进入断开的状态，并维持已知符号的检测。进而，当定时校正控制信号b输入到闩锁电路12时，接收窗口控制电路13的计数器14的计数器数值c输入到闩锁电路12。由于此后开关9保持在断开的状态，故相关数值a不能从相关电路3输入到接收定时检测电路8，但是已经输入到闩锁电路12中的计数器14的计数器数值c作为接收时间tmg而输出。

例如如图4A所示，当先行波和滞后波存在并且在接收窗口中先行波的接收时间t3处及滞后波接收时间t8处的相关数值的峰值大于预定的阈值时，则均衡处理的性能变得好于当一般在均衡器中等定时适配于先行波时，那种均衡器使用在同步装置中检测的接收定时进行接收数据的均衡处理。

在根据本实施例的同步装置中，由于在相关电路3中所计算的相关数值a在先行波的接收时间t3处变得大于预定阈值，故如图4B所示定时校正控制信号b在先行波的接收时间t3处从比较器10输出。由于开关9由定时校正控制信号b在这一时间t3及之后进入断开状态，故在相关电路3中所计算的相关数值不会输入到比较器10。结果，在滞后波的接收时间t8处定时校正控制信号b将不会从比较器10输出。于是，在根据本实施例的同步装置中，即使当在接收窗口中先行波的接收时间t3处以及在滞后波的接收时间t8处，相关数值的峰值大于预定的阈值时，也能够只检测先行波的接收时间。

另一方面，在如图1所示的通常的同步装置中，当在接收窗口中先行波的接收时间t3处以及在滞后波的接收时间t8处，相关数值的峰值大于预定的阈值时，如图4C所示，在先行波的接收时间t3处以及在滞后波的接收时间t8处从比较器109输出定时校正控制信号b。因而，接收定时被锁定在先行波和滞后波之间的中途，于是对于均衡器产生了最坏的定时。

由于在根据本实施例的同步装置中，设置了用于在已知符号被接收及之后暂停已知符号检测的开关9，以及用于在如上所述接收定时检测电路8中当已知符号被接收时保持时间的闩锁电路12，故即使当在即使窗口中先行波以及在滞后波存在并且相关数值的峰值大于预定的阈值时，也能够确保只检测先行波的接收时间。

(第二实施例)

根据本发明的第二实施例的同步装置不同于根据图3中所示的第一实施例的同步装置在于，如图5中所示，装设了定时校正数值检测电路16。该定时校正数值检测电路16包括：一个直方图电路17，向其输入接收定时检测电路8的闩锁电路12的输出信号；一个第四存储器19，其中已经存储了有关接收定时频率的阈值；一个比较器18用于比较直方图电路17的输出信号和存储在第四存储器19中的阈值；一个第五存储器21，其中已经存储了最优接收时间；以及一个校正数值检测电路20，向其输入的有直方图电路17的输出信号、比较器18的输出信号(定时控制信号d)以及存储在第五存储器21中的最优接收时间，并且校正数值检测电路20的输出信号(计数器校正数值e)输入到接收窗口控制电路13的计数器14。

由于根据本实施例的同步装置中第一和第二转换器1和2、相关电路3以及接收定时检测电路8的操作类似于根据本发明的上述第一实施例的同步装置的操作，故以下参照图6A到6B将详述有关其定时校正数值检测电路16和接收窗口控制电路13的操作。

在定时校正数值检测电路16的直方图电路中，接收定时的频率是利用接收定时检测电路8的闩锁电路12的输出信号计算的。例如，假如在更新之前接收定时的直方图如图6A所示在时间t3具有最大值。当新检测的接收定时也在时间t3时，在直到直方图电路17中的最后时间之前向时间t3处的频率加1(见图6B)。在比较器18中，在直方图电路17中计算的直方图每一时间处的频率与存储在第四存储器19中的阈值比较。在比较器18中，当存在大于阈值的频率时，输出定时控制信号d。于是，在图6B所示的例子中，由于在时间t3处的频率变为大于阈值，定时控制信号d在时间t3从比较器18计算。在校正数值检测电路20中，只有当定时控制信号d从比较器18输出时，频率变为大于阈值的时间(在图6B所示的例子中为t3)与存储在第五存储器21中的最优接收时间才进行相互比较。在频率变为大于阈值时的时间与最优接收时间相同的情形下，设置接收窗口控制电路13的计数器14的初始值的定时校正数值在0，在频率变为大于阈值时的时间早于最优接收时间的情形下，设置计数器14的初始值在-1，并在频率变为大于阈值时的时间晚于最优接收时间从校正数值检测电路20向计数器14输出的情形下，设置计数器14的初始值在+1。

结果，例如当存储在第五存储器21中的最优接收时间是t3时而频率变得大于阈值的时间是t4的情形下，设置计数器14的初始值在-1的定时校正数值e是从校正数值检测电路20输出的。因而，由接收定时检测电路8下一次所检测的接收时间变得早于实际接收时间一个采样区间，并显示出作为最优接收时间的时间t3。另一方面，当存储在第五存储器21中的最优接收时间是t3时而频率变得大于阈值的时间是t2的情形下，设置计数器14的初始值在+1的定时校正数值e是从校正数值检测电路20输出的。因而，由接收定时检测电路8下一次所检测的接收时间变得晚于实际接收时间一个采样区间，并显示出作为最优接收时间的时间t3。

由于在本实施例的同步装置中，设置了定时校正数值检测电路16，该电路检测接收时间的直方图并在包含大于阈值的频率时校正接收时间的滞后，故即使先行波和滞后波都存在时也能够精确检测先行波的接收时间。

(第三实施例)

根据本发明的第三实施例的同步装置不同于根据图3所示的第一实施例的同步装置在于接收定时检测电路结构如下所述。

根据本实施例的同步装置中，接收定时检测电路31包含一个存储器32，一个比较器33，一个定时器34，一个最大值检测电路35及一个闩锁电路36，如图7所示。在存储器32中，存储预定的阈值。在比较器33中，从相关电路3发送的相关数值a与存储在存储器32中的预定的阈值相互进行比较，并在相关数值a大于预定的阈值时输出1作为控制信号f，而在相关数值a小于预定的阈值时输出0作为控制信号f。在定时器34中，当从比较器33输出1作为控制信号f时，输出只是对于一定的周期(定时器数值)操纵最大数值检测电路35的控制信号f。在最大值检测电路35中，当新输入的相关数值a大于过去的相关数值的最大值时，只是对于短于一个采样时间区间的周期输出1作为控制信号h，并且新输入的相关数值a还由过去的相关数值的最大值代替。在闩锁电路36中，接收窗口控制电路13的计数器14的计数值c从最大值检测电路35取得并保持在控制信号h的上升边。此外，存储在最大值检测电路35中的过去的相关数值的最大值在解码器15的输出信号(定时检测窗口信号i)下降边被复位为0。

以下就相关数值a和存储在存储器32中的预定的阈值具有如图8A所示的相互关系，并且定时检测窗口信号i的宽度为4的情形为例，说明根据本实施例的同步装置的操作。

由于相关数值a在时间t0处小于预定的阈值，故从比较器33输出0作为控制信号f(见图8B)。而且由于定时器34的定时器值为0(见图8C)，故从定时器34输出0作为控制信号g(见图8D)。结果，最大值检测电路35不***作。

由于在时间t1处相关数值a变得大于预定的阈值，故从比较器33输出1作为控制信号f(见图8B)。在定时器34中，由于在来自比较器33的控制信号f的上升边定时器数值设置为4，该数值是定时检测窗口信号i的宽度(见图8C)，故从定时器34输出1作为控制信号g(见图8D)。结果最大值检测电路35开始操作，并且过去的相关数值的最大值(这种情形下是0，因为它在定时检测窗口信号i的下降边已经被置0)与时间t1处所计算相关数值a相互进行比较。由于在时间t1所计算的相关数值a大于0，故从最大值检测电路35输出具有短于一个采样时间区间的脉冲宽度的控制信号h(见图8E)，并在最大值检测电路35中，在时间t1处所计算的相关数值由过去相关数值的最大值0代替。在闩锁电路36中，计数器数值c被采用并保持在控制信号h的上升边。

由于在时间t2相关数值a大于预定的阈值，故1继续作为控制信号f从比较器33输出(见图8B)。在定时器34中，定时器数值下降并设置为3(见图8C)。但是由于定时器设置如前那样不为0，故从定时器34继续输出1作为控制信号g(见图8D)。结果，最大值检测电路35继续操作，并且过去的相关数值的最大值(在这种情形下相关数值a在时间t1计算)与在时间t2所计算的相关数值相互进行比较。由于在时间t2所计算的相关数值大于在时间t1所计算的相关数值，故从最大值检测电路35输出具有短于一个采样时间区间的脉冲宽度的控制信号h(见图8E)，并同时在最大值检测电路35中在时间t2处所计算的相关数值由在时间t1所计算的相关数值代替。在闩锁电路36中，计数器数值c被采用并保持在控制信号h的上升边。

在时间t3处，1继续作为控制信号f从比较器33输出(见图8B)，因为相关数值a大于预定的阈值。在定时器34中，定时器数值下降并被设置为2(见图8C)。但是由于定时器设置如前那样不为0，故从定时器34继续输出1作为控制信号g(见图8D)。结果，最大值检测电路35继续操作，并且过去的相关数值的最大值(在这种情形下，是在时间t2计算的相关数值a)与在时间t3所计算的相关数值相互进行比较。由于在时间t3所计算的相关数值大于在时间t2所计算的相关数值，故从最大值检测电路35输出具有短于一个采样时间区间的脉冲宽度的控制信号h(见图8E)，并在最大值检测电路35中在时间t3处所计算的相关数值由在时间t2所计算的相关数值代替。在闩锁电路36中，计数器数值c被采用并保持在控制信号h的上升边。

在时间t4处，因为相关数值a大于预定的阈值，1继续作为控制信号f从比较器33输出(见图8B)。在定时器34中，定时器数值i下降并被设置为1(见图8C)。但是由于定时器设置如前那样不为0，故从定时器34继续输出1作为控制信号g(见图8D)。结果，最大值检测电路35继续操作，并且过去的相关数值的最大值(在这种情形下，是在时间t3计算的相关数值a)与在时间t4所计算的相关数值相互进行比较。由于在时间t4所计算的相关数值小于在时间t3所计算的相关数值，故从最大值检测电路35输出0作为控制信号h(见图8E)。同时在最大值检测电路35中，在时间t4处所计算的相关数值并不由在时间t3所计算的相关数值代替。进而，闩锁电路36继续保持在时间t3处所取得的计数器值c。

由于在时间t5处相关数值小于预定的阈值，故从比较器33继续输出0作为控制信号f(见图8B)。在定时器34中，定时器数值下降并被设置为1(见图8C)。结果0作为控制信号g从定时器34输出(见图8D)，并且维持最大值检测电路35的操作。进而，闩锁电路36继续保持在时间t3所取得的计数值c。

由于从时间T6到时间t10继续从定时器34作为控制信号g输出0(见图8D)，故最大值检测电路35将不再开始操作。进而闩锁电路36继续保持在时间t3处所取得的计数器值c。结果能够精确地检测到先行波的接收时间。

如上所述，在根据本实施例的同步装置中，当相关数值处于最大值时只有在从已知符号已经接收起定时器34所规定的一定的周期期间，接收定时检测电路31的最大值检测电路35检测接收时间，并在指定的时间经过后闩锁电路36保持该接收时间。于是即使在先行波和滞后波存在时也能够精确地检测先行波接收时间。

(第四实施例)

根据本发明的第四实施例的同步装置不同于根据图3所示的第一实施例的同步装置在于接收定时检测电路结构如下所述。

根据本实施例的同步装置中，接收定时检测电路41包含一个开关42，一个存储器43，一个比较器44，第一和第二闩锁电路45与46，一个平均电路47和一个窗口控制电路48，如图9所示。在存储器43中存储预定的阈值。在比较器44中，从相关电路3经过开关42发送的相关数值a与存储在存储器43中的预定的阈值相互进行比较，并在相关数值a大于预定的阈值时输出1作为控制信号j，而在相关数值a小于预定的阈值时输出0作为控制信号j。在第一闩锁电路45中，取得接收窗口控制电路13的计数器14的计数值c并保持在来自比较器44的控制信号j的上升边。在第二闩锁电路46中，取得该计数值c并保持在来自比较器44的控制信号j的下降边。在平均电路47中，获得了保持在第一闩锁电路45中的计数器数值c和保持在第一闩锁电路46中的计数器数值c的平均值，并且所获得的平均值用作为已知符号的检测时间。控制开关42 ON/OFF的控制信号k是在窗口控制电路48中形成的。这里，在来自比较器44的控制信号J的上升边使得开关控制信号k为0，并由解码器15的输出信号(定时检测窗口信号i)变为1。当在0的开关控制信号k从窗口控制电路48输入时开关转换到OFF，并且当在1的开关控制信号k输入时，该开关转换否到ON。

以下就相关数值a和存储在存储器43中的预定的阈值具有如图10A所示的相互关系，并且定时检测窗口信号i的宽度为4的情形为例，说明根据本实施例的同步装置的操作。

在窗口控制电路48中，开关控制信号k在时间t0由定时检测窗口信号i置为1(见图10C)。结果，开关42被转为on-状态(闭合状态)。在比较器44中，从相关电路3发送到接收定时检测电路41的相关数值a与存储在存储器43的预定的阈值相互比较。这种情形下，由于相关数值小于预定的阈值(见图10A)，故从比较器44输出0作为控制信号j(见图10B)。结果，计数器值c不在第一闩锁电路45和第二闩锁电路46中取得，因而其输出变为不稳定的(见图10D到10G)。由此，平均电路47的输出也变为不稳定的。

由于来自比较器44的控制信号j在时间t1没有下降边，故开关控制信号k保持在它为1(见图10C)。结果，开关42保持为ON(闭合状态)。在比较器44中，从相关电路3发送到接收定时检测电路41的相关数值a与存储在存储器43的预定的阈值相互比较。这种情形下，由于相关数值大于预定的阈值(见图10A)，故从比较器44输出1作为控制信号j(见图10B)。结果，在第一闩锁电路45中，计数器值c(＝1)在控制信号j的上升边取得(见图10D和10E)。另一方面，在第二闩锁电路46中，不再取得计数器数值c，但是其输出保持为其未设定状态(见图10F和10G)。虽然计数器数值c(＝1)保持在第一闩锁电路45中，但第二闩锁电路的输出信号是未设定的。因而平均电路47的输出保持为未设定的。

由于来自比较器44的控制信号j从时间t2到t4没有下降边，故使得开关控制信号k保持为1(见图10C)。结果，开关42保持为ON(闭合状态)。在比较器44中，从相关电路3发送到接收定时检测电路41的相关数值a与存储在存储器43的预定的阈值相互比较。这种情形下，由于相关数值大于预定的阈值(见图10A)，故从比较器44继续输出1作为控制信号j(见图10B)。结果，在第一闩锁电路45中，在时间t1取得的计数器值c(＝1)被继续保持(见图10D和10E)。另一方面，在第二闩锁电路46中，不再取得计数器数值c，但是其输出保持为其未设定状态(见图10F和10G)。虽然在时间t1取得的计数器数值c(＝1)继续保持在第一闩锁电路45中，但第二闩锁电路的输出信号保持为未设定。

由于在时间t5处开关42保持为其ON状态没，故从相关电路3发送到接收定时检测电路41的相关数值a与存储在存储器43的预定的阈值相互比较。这种情形下由于相关数值a小于预定的阈值(见图10A)，故从比较器44继续输出的控制信号j从1变为0(见图10B)。结果，由于来自比较器44的控制信号j中2产生了下降边并且在窗口控制电路48中开关控制信号k从1变为0(见图10C)，故开关42变为OFF状态(断开状态)。进而，在第一闩锁电路45中，在时间t1取得的得的计数器值c(＝1)被继续保持(见图10D和10E)。另一方面，在第二闩得的计数器数值c(＝1)继续保持(见图10D和10E)，但是在第二闩锁电路46中计数器数值c(＝5)在来自比较器44的控制信号j的下降边中取得(见图10F和10G)。由此，对于平均电路47的输出获得了在时间t1输入到闩锁电路45中的计数器数值c(＝1)与输入到闩锁电路46中的计数器数值c(＝5)的平均值(＝3)。

从时间t6到时间t10开关控制信号k保持其在0的状态(见图10C)。于是，相关数值a不会输入到比较器44，但是代替相关数值a的是0输入到比较器44。因而，从比较器44输出的控制信号j保持在其0状态(见图10B)。结果，在时间t1取得的得的计数器值c(＝1)继续保持在第一闩锁电路45中，而在时间t5取得的得的计数器值c(＝5)继续保持在第一闩锁电路46中。由此，继续从平均电路47的输出在时间t5获得的平均值(＝3)。

如上所述，在根据本实施例的同步装置中，在接收定时检测电路41的第一闩锁电路45中检测到的相关数值a第一次变得大于存储在存储器43中的预定的阈值的第一时间，与在第二闩锁电路46中检测到的相关数值a在第一时间之后第一次变得小于预定的阈值的第二时间的平均值在平均电路47中获得，并且这一平均值被采用为已知符号的接收时间。因而，即使当先行波与滞后波都存在时，也能够精确地检测到先行波的接收时间。

此外，在根据本实施例的同步装置中，由于不进行根据如上述第三实施例的同步装置那样的最大值检测，当电路以硬件实现时可降低电路尺寸，或者以软件实现时可减少操作步骤。进而，由于当相关数值关于最大值的接收时间为对称的时，使用根据本实施例的同步装置与使用根据上述第三实施例的同步装置可获得相同的结果，故能够肯定地说根据实现起来简单的本实施例的同步装置是较佳的。然而，当相关数值关于最大值的接收时间不是对称的时，根据上述第三实施例的同步装置能够更为精确地检测已知接收符号的接收时间(当相关数值达到最大值的时间)。

在上述本发明的第一到第四实施例中，由于当接收先行波和滞后波时检测定时适配于先行波，故能够除去滞后波的影响，因而精确地检测了先行波的接收时间。

(第五实施例)

根据本发明的第五实施例的同步装置不同于根据图3所示的第一实施例的同步装置在于接收定时检测电路结构如下所述。

在根据本实施例的同步装置中，如图11所示，接收定时检测电路208包括：一个用于对从相关电路3发送的相关数值a进行内插的内插器209，一个在其中存储内插后的相关数值A的第一存储器210，一个在第一存储器210的内插之后用于控制对于读出相关数值A的时间和顺序的地址控制电路211，一个在其中存储预定的阈值的第二存储器213，一个比较器212用于比较从第一存储器210读出的内插之后的相关数值A与存储在第二存储器213的预定的阈值，并在内插后相关数值A大于预定的阈值时输出一控制信号B，以及一个闩锁电路214用于在控制信号B从比较器212发送时取得并保持从接收窗口控制电路13发送的计数器数值c和从地址控制电路211发送的内插数D。

以下假设内插器209中的内插为三次原始采样(three-times primarycandidate)，并且已知符号的接收时间在时间t0与时间t6之间检测的情形为例，说明根据本实施例的同步装置的操作。

在如图1所示的普通的同步装置中，当假设从相关电路103输出的相关数值与存储在存储器110中的预定的阈值具有如图1A所示关系时，如图12B所示，当在相关数值大于阈值的时间段(即，从时间t3到时间t4)，比较器109的输出信号表示一个高电平。这样，在该同步装置中，接收时间的检测精确仅仅由第一和第二A/D转换器101和102中的采样时区间决定。

与以上不同，在根据本实施例的同步装置中，从相关电路3输出的相关数值a(见图12C所示的虚线)在内插器209中被内插达三次，并且内插后的相关数值A存储在存储器210中。当地址控制电路211控制使得在内插之后在各次的第0、第一和第二次从第一存储器210读出相关数值A时(见图12C所示的实线)，从地址控制电路211向闩锁电路214输出0.1和2。现在，当假设内插之后的相关数值A和存储在第二存储器213中的预定的阈值具有如图12C所示的相互关系时，在当从内插之后相关数值A变为大于预定的阈值的时的时间t3处的内插数D＝2到在时间t4的内插数D＝0的期间，从比较器212输出的控制信号B表示一高电平(见图12D)。在闩锁电路214中，在控制信号B的上升边取得计数器数值c和内插数D并保持。由此，根据本实施例的同步装置中被检测的已知符号的检测时间由(3＋2/3)T＝11T/3表示。此外，根据本实施例的同步装置中被检测的已知符号的检测时间tmg一般由以下表达式表示。

tmg＝(n＋m/N)·T    (4)

这里，n是计数器数值，

      N是内插率，

      m是内插数，以及

      T是A/D转换器1与2之间的采样时间区间。于是，根据本实施例的同步装置中，与通常的同步装置相比能够与更高的精度检测假设定时。进而，根据本实施例的同步装置的定时滞后为±T/(2N)，与此不同的是通常的同步装置中的定时滞后为±T/2。

(第六实施例)

根据本发明的第六实施例的同步装置不同于根据图11所示的第五实施例的同步装置在于，接收定时检测电路208A包括一个开关218，如图13所示，其断开和闭合由从设置在内插器209之前的比较器212所输出控制信号B控制。

当先行波(所需要的波)和滞后波包含在接收的波中时，比如如图14A所示，在相关电路3中所计算的相关数值a随着时间的经过而变化。这里，先行波是从发送台最为立刻直接达到的接收信号，而滞后波是由建筑物、山峰等反射后延迟到达的接收信号。在一个存在这种滞后波的电波环境中，存在先行波为基本被接收波的情形，滞后波为基本被接收波的情形，以及先行波和滞后波两者为被接收的情形。

由于当没有滞后波时只有先行波被接收，使用根据上述第五实施例的同步装置能够充分处理各种情况。可是当滞后波存在时，由于相关数值a变为大于预定阈值的时间是作为根据上述第五实施例的同步装置中接收定时适配的，故先行波的接收时间是在基本接收先行波时检测的，滞后波的接收时间是在基本接收滞后波时检测的，以及先行波接收时间与滞后波接收时间两者是在先行波和滞后波都被接收时检测的。这种情形下，当基于检测接收时间校正接收定时时，接收定时被控制得在先行波和滞后波之间倾向于滞后波。因而，当以平衡器等将要消除滞后波时，控制之后的接收定时变为当性能可能表现为最低时的接收定时。根据本实施例的同步装置能够可靠地适配倾向于先行波的接收定时，以便充分发挥平衡器等的性能。

类似于根据以上第五实施例的同步装置的情形，以下假设内插器209进行三次原始内插，对在时间t0到时间t6期间检测已知符号的接收时间时的接收定时检测电路208A的操作进行说明。

当在第一和第二A/D转换器1和2中表示采样时间为n并且内插数D为m的间时由t(n-m)表示时，在时间t(0-0)开关218在接收窗口控制电路13的解码器15的输出信号(定时检测窗口信号i)上升边为闭合。结果，在相关电路3所计算的相关数值a输入到内插器209并进行内插处理，之后存储在第一存储器210之中。在地址控制电路211中在内插后存储在第一存储器210中的相关数值A当中选择具有零内插数D的相关数值，并存储到比较器212。如图14B所示，由于选择的内插后的相关数值A小于存储在第二存储器213中的预定阈值，故从比较器212输出的控制信号B保持其为在低电平。于是，在闩锁电路214中，计数器数值c与内插数D不被采用。

在时间t(0-1)，由地址控制电路211在存储在第一存储器210中的内插后的相关数值当中选择具有内插数D为1的相关数值并存储到比较器212中。如图14B所示，由于选择的内插后的该相关数值A小于存储在第二存储器213中的预定阈值，故从比较器212所输出的控制信号B保持其为低电平。于是在闩锁电路214中，计数器数值c与内插数D不被采用。

在时间t(0-2)，由地址控制电路211在存储在第一存储器210中的内插后的相关数值当中选择具有内插数D为1的相关数值并存储到比较器212中。如图14B所示，由于选择的内插后的该相关数值A小于存储在第二存储器213中的预定阈值，故从比较器212所输出的控制信号B保持其为低电平。于是在闩锁电路214中，计数器数值c与内插数D不被采用。

如图14B所示，在时间从时间t(1-0)到时间t(1-2)，由于内插后的相关数值A小于存储在存储器213中的预定阈值，故进行类似于从时间t(0-0)到时间t(0-2)的操作。

如图14B所示，在时间从时间t(2-0)到时间t(2-1)，由于内插后的相关数值A小于存储在存储器213中的预定阈值，故进行类似于上述从时间t(0-0)到时间t(0-2)的操作。然而如图14B所示在时间t(2-2)，由于内插后的相关数值A变为大于存储在第二存储器213中的预定阈值，故从比较器212输出的控制信号B显示一高电平。于是在闩锁电路214中，在控制信号B的上升边取得计数器数值c(这种情形下它指示时间t2)及内插数D并被保持。进而开关218在控制信号B的上升边被断开，并且开关218此后保持其为断开状态。结果，从时间t(3-0)到时间t(6-2)，在相关电路3中计算的相关数值a不被输入到内插器209中，但是从比较器212输出的控制信号B显示为低电平(见图14C)。结果，在完成定时检测窗口之后，时间t(2-2)从闩锁电路214作为的已知符号的接收时间输出。由此，从上述表达式(4)能够以精度(2+2/3)T＝8T/3检测接收定时。

如上所述，在根据本实施例的同步装置中，除了根据以上第五实施例的同步装置的作用之外，能够在即使先行波和滞后波都存在时可靠地检测先行波的接收定时。顺便来说，如图14B所示在根据上述第五实施例的同步装置中，由于在时间t(4-2)内插后的相关数值A仍然超过预定阈值，故在时间t(4-2)闩锁电路2214操作。结果，如图14D所示，由于先行波和滞后波两者的接收定时被检测，故接收定时被锁定在先行波与滞后波之间的中途。

(第七实施例)

根据本发明的第七实施例的同步装置不同于如图11所示的根据第六实施例的同步装置在于，如图15所示，在接收定时检测电路208的外面装设了定时滞后检测电路219。这里，定时滞后检测电路219包括一个在其中存储最优接收时间的存储器220，及一个加法器221用于获得存储在存储器220中的最优接收时间与在接收定时检测电路208中检测的接收时间tmg之间的差。

如前所述，在接收定时检测电路208中检测的已知符号的接收时间tmg是以计数器数值c与内插数D表示的。即，当假设计数器14的计数器数值c为n，内插数D为m，内插率为N，及第一与第二A/D转换器1与2之间的采样时间区间为T时，则以上述表达式(4)能够获得假设时间tmg。当假设存储在存储器220的最优接收时间为xT时，定时校正数值Δ可由以下表达式获得。

Δ＝tmg-xT

  ＝(n+m/N-x)T    (4)表达式(4)的操作在加法器2221中进行。即，当已知符号的接收时间tmg早于最优接收时间为xT时，获得负的定时校正数值，并当已知符号的接收时间tmg晚于最优接收时间为xT时，获得正的定时校正数值。于是，在根据本实施例的同步装置中，能够从具有简单结构的同步装置的输出检测到接收定时滞后。

此外，当定时滞后检测电路219装设在如图13所示的根据第六实施例的同步装置的接收定时检测电路208A的输出侧时，可获得类似的效果。

(第八实施例)

根据本发明的第八实施例的同步装置不同于如图15所示的根据第七实施例的同步装置在于，定时滞后检测电路219的输出信号H输入到接收窗口控制电路13A的计数器14A，以便自动地校正定时。在本实施例的定时校正中，是由内插之后的相关数值B校正定时之后的。因而，通过作为输入到计数器14A的时钟的内插N的率使用第一和第二A/D转换器1和2的复用采样频率，第一和第二A/D转换器1和2的定时及从解码器15输出的定时检测窗口信号f以T/N的精度被校正。计数器14A在已知符号的接收区间的周期操作。能够通过计数器14A向后或者先前调节接收时间。

以下将参见图17A和17C说明根据本实施例的同步装置中的定时校正方法。此外，为例说明的方便，假设计数器14A的周期为11T。

(1)当不进行定时校正时：

   如图17A所示，同步装置在计数器14A的周期(即，11T)***作。

(2)向后进行定时校正时：

   例如，已知符号的接收时间tmg比最优接收时间(存储在存储器220中)早1T被检测到，则定时滞后检测电路219的输出信号H显示定时滞后检测数值为-1T。由于这时作为定时校正是整体向后移动，故计数器14A的初始值设置为1T，该数值是当计数器数值c变为(10+2/3)T时的定时滞后检测数值，如图17B所示。

(3)定向前进行定时校正时：

   例如，已知符号的接收时间tmg比最优接收时间(存储在存储器220中)晚1T被检测到，则定时滞后检测电路219的输出信号H显示定时滞后检测数值为+1T。由于这时作为定时校正是整体向前移动，故计数器14A的初始值设置为+1T，该数值是当计数器数值c变为(10+2/3)T时的定时滞后检测数值，如图17C所示。

如上所述，在根据本实施例的同步装置中，能够以简单的结构，使用装设在接收定时检测电路208的输出侧的定时滞后检测电路219的输出信号H，自动校正同步装置的定时滞后。

此外，当定时滞后检测电路219装设在根据图13所示的第六实施例的同步装置的接收定时检测电路208A的输出侧时，也可构造能够获得类似效果的同步装置。

在根据上述本发明的第五到第八实施例的诸同步装置中，能够精确检测到已知符号，并在内插相关电路中计算的相关数值之后能够通过检测已知符号的接收时间而以高精度检测接收定时。

Claims (16)

1.一种同步装置，用于进行包含在一个接收信号中的一个第一已知模式一个第二已知模式之间的相关处理、以便检测所述接收的信号接收定时，包括：

用于计算所述第一已知模式和所述第二已知模式之间的相关数值(a)的相关数值计算装置(3)；

接收定时检测装置(8)；以及

用于向所述相关装置(3)和所述接收定时检测装置(8)发送接收时间的接收窗口控制装置(13)；

其中：

所述相关数值计算装置(3)计算在每一接收时间处的所述相关数值(a)；以及

所述接收定时检测装置(8)比较所述计算的相关数值(a)与一预定的阈值，确定当所述计算的相关数值(a)变得大于所述阈值时的接收时间为所述接收的信号的接收定时，在所述确定之后继续相关数值(a)与所述阈值之间的比较，并保持所确定的接收时间作为所述接收定时。

2.根据权利要求1的一种同步装置，其中所述接收定时检测装置(8)包括：

一个开关(9)，从所述相关数值计算装置(3)向其输入所述相关数值(a)；

在其中存储所述阈值的一个存储器(11)；

一个比较器(10)，用于比较从所述开关(9)输入的所述相关数值(a)与所述阈值，并当所述相关数值(a)变为大于所述阈值时输出一输出信号；以及

一个闩锁电路(12)，通过所述比较器(10)的输出信号，用于取得并保持从所述接收窗口控制装置(13)发送的所述接收时间；其中：

所述比较器(10)的输出信号使得所述开关(9)进入断开状态。

3.根据权利要求1的一种同步装置，还包括定时校正数值检测装置(16)，该装置用于画出在闩锁电路(12)中保持的接收时间直方图，比较所述所画出的直方图中的接收时间频率与另一个阈值，产生用于校正由所述接收窗口控制装置(13)所发送的接收时间的定时校正数值。

4.根据权利要求3的一种同步装置，其中所述定时校正数值检测装置(16)包括：

一个直方图画出电路(17)，用于画出所述闩锁电路(12)中保持的接收时间的直方图；

另一个存储器(19)，其中存储所述另一个阈值；

比较器(18)，用于比较所述画出的直方图中的接收时间的频率与所述另一个阈值；以及

定时校正数值产生电路(20)，用于当所述频率超过另一个阈值时根据接收时间，产生由所述接收窗口控制装置(13)所发送的用于校正接收时间的定时校正数值。

5.一种同步装置，用于进行包含在接收信号中的一个第一已知模式和一个第二已知模式之间的相关处理，以便检测所述被接收信号的接收定时，该装置包括：

用于计算所述第一已知模式和所述第二已知模式之间的相关数值(a)的相关数值计算装置(3)；

接收定时检测装置(8)；以及

用于向所述相关装置(3)和所述接收定时检测装置(8)发送接收时间的接收窗口控制装置(13)；

其中

所述相关数值计算装置(3)计算每一接收时间处的所述相关数值(a)；以及

所述接收定时检测装置(8)比较所述被计算的相关数值与预定的阈值，当所述被计算的相关数值变得大于所述阈值时则检测接收时间，并在所述被检测的接收时间之后的一定周期期间，获得在所述相关数值计算装置(3)中所计算相关数值达到最大时的接收时间。

6.根据权利要求5的同步装置。其中所述接收定时检测装置(31)包括：

在其中存储所述阈值的一个存储器(32)；

一个比较器(33)，用于比较从所述相关数值(a)计算装置(3)输入的所述相关数值与所述阈值，并当所述相关数值变为大于所述阈值时输出-输出信号(f)；

一个定时器(34)，用于当所述比较器(33)的输出信号输入时只对所述一定的周期产生一输出信号(g)；

一个最大值检测电路(35)，用于在所述定时器(34)的输出信号正在输入时检测相关数值(a)的最大值，并产生一控制信号(h)；以及

闩锁电路(36)，用于当所述控制信号从所述最大值检测电路(35)输入时取得从所述接收窗口控制装置(13)发送的所述接收时间并保持该接收时间。

7.一种同步装置，用于进行包含在接收信号中的一个第一已知模式和一个第二已知模式之间的相关处理，以便检测该被接收信号的接收定时，该装置包括：

用于计算第一已知模式和第二已知模式之间的相关数值(a)的相关数值计算装置(3)；

接收定时检测装置(8)；以及

用于向所述相关装置(3)和所述接收定时检测装置(8)发送接收时间的接收窗口控制装置(13)；

其中：

所述相关数值计算装置(3)计算每一接收时间处的相关数值(a)；以及

所述接收定时检测装置(31)比较所计算的相关数值(a)与预定的阈值，当所计算的相关数值(a)第一次变得大于阈值时检测第一接收时间，并在第一接收时间之后当所计算的相关数值第一次已经变得小于阈值时检测第二接收时间，并获得第一接收时间与第二接收时间的一个平均值并保持该中间值。

8.根据权利要求1的同步装置，其中所述接收定时检测装置(41)包括：

一个开关(42)，从所述相关数值计算装置(3)向其输入所述相关数值(a)；

在其中存储所述阈值的一个存储器(43)；

一个比较器(44)，用于比较从所述开关(42)输入的所述相关数值与所述阈值，并在所述相关数值第一次变得大于阈值时输出一个第一输出信号，又在所述第一接收时间之后所述被计算的相关数值第一次变得小于所述阈值时输出一个第二输出信号；

一个第一闩锁电路(45)，用于取得并保持从所述接收窗口控制装置(13)由所述比较器(44)的第一输出信号发送的所述接收时间；

一个第二闩锁电路(46)，用于取得并保持从所述接收窗口控制装置(13)由所述比较器(44)的第二输出信号发送的所述接收时间；

一个平均电路(47)，用于获得保持在第一闩锁电路(45)的接收时间和保持在第二闩锁电路(46)的接收时间的平均值；以及

一个窗口控制电路(48)，用于当所述比较器(44)的所述第二输出信号输入时输出一个开关控制信号(k)以便使得所述开关(42)进入断开状态。

9.一种同步装置，用于进行包含在接收信号中的一个第一已知模式和一个第二已知模式之间的相关处理，以便检测所述被接收信号的接收定时，该装置包括：

用于计算所述第一已知模式和第二已知模式之间的相关数值(a)的相关数值计算装置(3)；

接收定时检测装置(208)；以及

用于向所述相关装置(3)和所述接收定时检测装置(208)发送接收时间的接收窗口控制装置(13)；

其中：

所述相关数值计算装置(3)计算每一接收时间处的相关数值(a)；以及

所述接收定时检测装置(208)对所述被计算的相关数值进行内插，比较所述内插之后的所述相关数值与预定的阈值，并判定当所述内插之后相关数值变得大于所述阈值时的接收时间为所述被接收的信号的接收定时。

10.根据权利要求9的同步装置，其中所述接收定时检测装置(208)包括：

一个用于对所述被计算的相关数值进行内插的内插器(209)；

一个在其中存储内插后的所述相关数值的第一存储器(210)；

一个地址控制电路(211)，用于对应于一个内插数控制来自所述第一存储器(210)的内插后的所述相关数值的读出；

一个在其中存储所述阈值的第二存储器(213)；

一个比较器(212)，用于比较从所述第一存储器(210)读出的内插后的所述相关数值与存储在所述第二存储器(213)中的所述阈值，并当内插后的所述相关数值变得大于所述阈值时，输出一输出信号；以及

一个闩锁电路(214)，用于取得并保持通过所述比较器(212)的输出信号从所述接收窗口控制装置(13)发送的所述接收时间，以及从所述地址控制电路(211)发送的所述内插数(D)。

11.根据权利要求9的同步装置，其中所述接收定时检测装置(208)包括用于暂停在内插后的所述相关数值与所述判定后的所述阈值之间的比较，并保持被判定的接收时间作为接收定时。

12.根据权利要求11的同步装置，其中所述接收定时检测装置(208A)进而包括一个装设在所述内插器一输入侧的开关(218)，并且该开关的断开和闭合由所述比较器(212)的输出信号控制。

13.根据权利要求9的同步装置，其中进而包括一个装设在所述接收定时检测装置(208)的输出侧的定时滞后检测装置(219)；以及

所述定时滞后检测装置(219)包括：

在其中存储最优接收时间的存储装置(220)；以及

加法装置(221)，用于获得由所述接收定时检测装置(208)保持的接收时间与所述最优接收时间之间的差。

14.根据权利要求11的同步装置，其中进而包括一个装设在所述接收定时检测装置(208)的输出侧的定时滞后检测装置(219)；以及

所述定时滞后检测装置(219)包括：

在其中存储最优接收时间的存储装置(220)；以及

加法装置(221)，用于获得由所述接收定时检测装置(208)保持的接收时间与所述最优接收时间之间的差。

15.根据权利要求13的同步装置，其中所述接收窗口控制装置(13)包括一个用于计数时钟的计数器(14)，并根据所述定时滞后检测装置(219)的输出信号在其中设置初始值。

16.根据权利要求14的同步装置，其中所述接收窗口控制装置(13)包括一个用于计数时钟的计数器(14A)，并根据所述定时滞后检测装置(219)的输出信号在其中设置初始值。

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