CN116230634A - 芯片单元制造方法、芯片单元、电子装置及晶圆切割方法 - Google Patents

Abstract

提出一种芯片单元制造方法、芯片单元、电子装置及晶圆切割方法，涉及芯片制造领域。包括：提供一晶圆，所述晶圆上包括多个芯片制造区域和切割道，所述多个芯片制造区域之间由切割道间隔开；进行芯片制造工艺，以在所述多个芯片制造区域上分别形成芯片；进行切割工艺，所述切割工艺将至少两个相邻的芯片切割为一个芯片单元。可减小芯片单元的占板面积，提高电子装置的功率密度；且互连线较短，可减小由互连线引起的寄生，而提高芯片性能。另外还可节省封装工艺、减少封装材料，因此也可降低成本，同时还可减小由封装引起的寄生，而提高芯片性能。

Description

芯片单元制造方法、芯片单元、电子装置及晶圆切割方法

技术领域

本发明涉及芯片制造领域，特别涉及一种芯片单元制造方法、芯片单元、电子装置及晶圆切割方法。

背景技术

芯片是现代电子装置的核心，如功率半导体器件和电源管理芯片等，均在电子装置中发挥举足轻重的作用，并且数量较大。

目前芯片主要是基于单晶硅晶圆进行制造的，请参阅图1所示的典型的晶圆俯视图。如图1所示，晶圆100上呈等间距地排列有大量芯片制造区域110至n，其中n为大于110的自然数，芯片制造区域之间由切割道120间隔开。经过芯片制造工艺，在各芯片制造区域上分别形成芯片，然后沿着切割道将各芯片切割开，最后进行封装后再与其它电子器件电连接而构成电子装置。

随着电力电子技术的发展，有些应用场合的电子装置不断追求更高的功率等级和功率密度，以及更大的电流等级，因此芯片的并联连接、串联连接或串并联连接的应用越来越常见。

目前，为实现芯片的并联连接、串联连接或串并联连接，常见做法是将图1中经切割、封装工艺后的芯片组装于电路板上，通过电路板上的布线实现并联连接、串联连接或串并联连接。请参阅图2所示的典型的电子装置示意图，其中标号220为电路板，标号210为封装后的第一芯片，标号211为封装后的第二芯片，两芯片之间通过电路板上的布线230(或称互连线)实现并联连接或串联连接。

也即现有技术中，将每颗芯片独立切割后，实现并联连接、串联连接或串并联连接的应用，导致占板面积大，由互连线和封装引起的寄生也比较大，而影响芯片性能以及电子装置的功率密度。

发明内容

针对上文提到的占板面积大，由互连线和封装引起的寄生也比较大，而影响芯片性能以及电子装置的功率密度等的问题。

本申请提出了一种芯片单元制造方法，包括：提供一晶圆，所述晶圆上包括多个芯片制造区域和切割道，所述多个芯片制造区域之间由切割道间隔开；进行芯片制造工艺，以在所述多个芯片制造区域上分别形成芯片；进行切割工艺，所述切割工艺将至少两个相邻的芯片切割为一个芯片单元。

可选地，还包括互连工艺，用于形成互连线，所述互连线横跨所述芯片单元内的切割道，以将所述芯片单元内的芯片之间形成互连。

可选地，所述芯片制造工艺包括所述互连工艺。

可选地，所述互连工艺包括：在所述多个芯片制造区域上分别形成至少一个焊盘，所述焊盘之间由第一绝缘介质层间隔开；形成第二绝缘介质层，所述第二绝缘介质层覆盖所述至少一个焊盘、所述第一绝缘介质层及两个相邻的芯片制造区域之间的至少部分的切割道；进行曝光显影工艺，将所述多个芯片制造区域上的所述至少一个焊盘的至少部分露出；形成电互连层，所述电互连层覆盖所述第二绝缘介质层以及所述至少一个焊盘的露出部分，以将至少两个相邻的芯片制造区域上的芯片形成互连。

可选地，所述互连工艺集成在所述芯片的线路层制造过程中。

可选地，在所述互连工艺与所述切割工艺之间还包括对外连接端子形成工艺，所述对外连接端子用于与至少一电子器件连接。

可选地，所述对外连接端子形成工艺包括：形成第三绝缘介质层，所述第三绝缘介质层覆盖所述电互连层；进行曝光显影工艺，将所述电互连层的至少部分露出；形成第一导电材料层，所述第一导电材料层覆盖所述第三绝缘介质层以及露出的所述电互连层；进行刻蚀工艺，将位于所述第三绝缘介质层上的所述第一导电材料层刻蚀掉，保留位于露出的所述电互连层上的所述第一导电材料层；在剩余的所述第一导电材料层上分别形成所述对外连接端子。

可选地，在所述芯片制造工艺过程中形成所述芯片单元内每一个芯片的对外连接端子，所述对外连接端子用于所述芯片单元内的芯片互连。

可选地，在所述切割工艺之后还包括封装工艺，所述封装工艺将所述芯片单元封装，并露出所述对外连接端子。

可选地，所述互连为并联连接、串联连接或串并联连接。

本申请还提出了一种芯片单元，包括：多个芯片；切割道，所述切割道将所述多个芯片连接为一个整体，且使得所述多个芯片间隔开。

可选地，还包括：互连线，所述互连线跨越所述切割道，并且使所述芯片单元内的芯片形成互联；对外连接端子，所述对外连接端子用于连接至少一电子器件。

可选地，所述芯片单元内的每一个芯片均包括对外连接端子，所述对外连接端子用于所述芯片单元内的芯片互连。

可选地，所述芯片单元为功率半导体器件、电源管理芯片或电池管理芯片。

本申请还提出了一种电子装置，包括：上述的芯片单元；电路板，所述电路板内的布线将所述芯片单元内的芯片之间形成互连。

本申请还提出了一种电子装置，包括：上述的芯片单元；电路板，所述电路板上设置有所述芯片单元及至少一电子器件，所述芯片单元的所述对外连接端子通过所述电路板内的布线与所述至少一电子器件电连接。

本申请还提出了一种晶圆切割方法，包括：接收晶圆切割指令；判断所述晶圆切割指令类型；当所述晶圆切割指令为第一切割指令时，将晶圆上的芯片按单个芯片为单元进行切割；以及当所述晶圆切割指令为第二切割指令时，将晶圆上的芯片按至少两个相邻的芯片为一个单元进行切割，以形成包括至少两个芯片的芯片单元。

本申请还提出了一种晶圆制造方法，包括：提供第一掩模板，通过所述第一掩模板在晶圆上的第一部分芯片制造区域内形成独立的芯片；以及提供第二掩模板，通过所述第二掩模板在晶圆上的第二部分芯片制造区域内形成多个包括至少两个芯片的芯片单元，芯片单元内的芯片通过互连线形成互连。

本申请可实现下列有益效果中的至少一者：

减小芯片单元的占板面积，提高电子装置的功率密度；且互连线较短，可减小由互连线引起的寄生，而提高芯片性能。另外还可节省封装工艺、减少封装材料，因此也可降低成本，同时还可减小由封装引起的寄生，而提高芯片性能。

上文相当广泛地概述了本申请的特征和技术优点，以便可以更好地理解以下对本申请的详细描述。下文将描述本申请的额外特征和优点，它们形成本申请的权利要求的主题。本领域技术人员应明白，可容易地利用公开的概念和特定实施例作为修改或设计用于实现本申请的相同目的的其它结构或过程的基础。本领域技术人员还应意识到，此类等效构造没有偏离随附权利要求中所阐述的本申请的精神和范围。

附图说明

为了更全面地了解本申请及其优点，现在结合附图参考以下描述，

图中：

图1示出了典型的晶圆俯视图；

图2示出了典型的电子装置示意图；

图3示出了本申请一实施例的芯片单元制造方法流程图；

图4示出了本申请一实施例的芯片单元结构示意图；

图5a至图5d示出了本申请一实施例的包括互连工艺的芯片单元制造

过程示意图；

图6示出了本申请一实施例的包括互连线的芯片单元俯视图；

图7a至图7c示出了本申请一实施例的对外连接端子形成工艺过程示

意图；

图8示出了本申请一实施例的显示切割位置的晶圆局部示意图；

图9示出了本申请一实施例的经封装后的芯片单元示意图；

图10示出了本申请一实施例的电子装置示意图；

图11示出了本申请另一实施例的电子装置示意图。

除非另外指示，否则不同图中的对应数字和符号一般指对应部分。绘制附图是为了清楚地说明各种实施例的相关方面，它们不一定按比例绘制。

具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的一个实施例中，提供一种芯片单元制造方法，图3示出了本申请一实施例提供的芯片单元制造方法流程图，并请结合图1和图4，图4示出了本申请一实施例提供的芯片单元结构示意图。如图3所示，芯片单元制造方法，包括：

提供一晶圆100，所述晶圆100上包括多个芯片制造区域110至n(其中n为大于110的自然数)和切割道120，所述多个芯片制造区域110至n之间由切割道120间隔开；

进行芯片制造工艺，以在所述多个芯片制造区域110至n上分别形成芯片；

进行切割工艺，所述切割工艺将至少两个相邻的芯片切割为一个芯片单元400，如图4所示，所述切割工艺将两个相邻的芯片410和411切割为一个芯片单元400。

如此，通过将在晶圆上形成的多个相邻芯片切割为一个芯片单元，相对于现有技术的，将每颗芯片独立切割后，实现并联连接、串联连接或串并联连接的应用，无论是在芯片制造工艺过程中实现芯片间的互连，还是通过电路板的布线完成芯片间的互连，均可减小占板面积，提高电子装置的功率密度；且互连线较短，可减小由互连线引起的寄生，而提高芯片性能。另外还将多个芯片分别封装改为了一个芯片单元的封装，节省了工艺、减少了封装材料，因此也可降低成本，同时还可减小由封装引起的寄生，而提高芯片性能。

在一实施例中，所述芯片制造工艺包括互连工艺，所述互连工艺用于形成互连线，所述互连线横跨所述芯片单元内的切割道，以将所述芯片单元内的芯片之间形成互连。

在一实施例中，所述互连为并联连接、串联连接或串并联连接，也即所述芯片单元内的芯片之间形成并联连接、串联连接或串并联连接，而可提高所述芯片单元的功率等级，迎合市场需求。

在一具体实施例中，所述芯片制造工艺包括所述互连工艺。请参阅图5a至图5d所示的本申请的一实施例的包括互连工艺的芯片单元制造过程示意图。

具体的，所示互连工艺包括：

在所述多个芯片制造区域上分别形成至少一个焊盘，所述焊盘之间由第一绝缘介质层间隔开；

形成第二绝缘介质层，所述第二绝缘介质层覆盖所述至少一个焊盘、所述第一绝缘介质层及两个相邻的芯片制造区域之间的至少部分的切割道；

进行曝光显影工艺，将所述多个芯片制造区域上的所述至少一个焊盘的至少部分露出；

形成电互连层，所述电互连层覆盖所述第二绝缘介质层以及所述至少一个焊盘的露出部分，以将至少两个相邻的芯片制造区域上的芯片形成互连。

如图5a所示，以晶圆500上的芯片制造区域510和芯片制造区域511为例，芯片制造区域510与芯片制造区域511之间由切割道513间隔开，在芯片制造区域510和芯片制造区域511上分别形成至少一个焊盘，如芯片制造区域510上形成焊盘524和焊盘525，芯片制造区域511上形成焊盘522和焊盘523，焊盘之间由第一绝缘介质层521间隔开。

焊盘形成工艺以及第一绝缘介质层形成工艺可以为业界常用的任何工艺，本申请对此不做限定。

如图5b所示，形成第二绝缘介质层530，第二绝缘介质层530覆盖焊盘522至焊盘525、第一绝缘介质层521及相邻的芯片制造区域510和芯片制造区域511之间的至少部分的切割道513。也即第二绝缘介质层530覆盖裸露在晶圆用于形成芯片一侧的材料之上。

如图5c所示，进行曝光显影工艺，将芯片制造区域510上的焊盘524和焊盘525的至少部分露出，同时将芯片制造区域511上的焊盘522和焊盘523的至少部分露出。具体的，通过一掩模板将焊盘522至焊盘525每一者的至少部分上的第二绝缘介质层530露出，通过曝光显影工艺去除露出的第二绝缘介质层530，而将其下的焊盘的至少部分露出。

如图5d所示，形成电互连层540，电互连层540覆盖第二绝缘介质层530以及所述至少一个焊盘的露出部分，以将两个相邻的芯片制造区域上的芯片形成互连。如图5d，焊盘522至焊盘525通过电互连层540互联，而使得两个芯片之间形成互连。

图5a至图5d仅以四个焊盘为例，实际应用中可根据芯片所需功能引脚的个数设定焊盘的个数。另外通过设置掩模板而可实现芯片单元内芯片间的并联连接、串联连接或串并联连接。

请再参阅图6所示的包括互连线的芯片单元俯视图，芯片单元400’包括互连线630，互连线630可为如图5d所示的电互连层540。如图5d和图6所示，互连线或电互连层仅跨越(也可称横跨)两芯片之间的切割道120，即可将两个芯片并联连接、串联连接或串并联连接。相较于现有技术的单独封装，之后布局在电路板上，通过电路板上的布线实现互连的方式，本申请提供的方案可缩短互连线的长度，而减小寄生，提高芯片性能。

如图5d中，在形成两个芯片间的用于并联连接、串联连接或串并联连接的电互连层的同时，芯片制造区域510上的焊盘524和焊盘525之间也形成连接，芯片制造区域511上的焊盘522和焊盘523之间也形成连接，也即同时形成了芯片的线路层。也即所述互连工艺集成在所述芯片的线路层制造过程中。如此无需增加和改变芯片制造工艺的步骤，只要改变掩模板的形状即可在芯片的线路层制造过程中形成电互连层，达到将多个芯片并联连接、串联连接或串并联连接的目的。

当然所述互连工艺也可不集成在芯片的线路层制造过程中，也即通过增加互连工艺形成互连线630将芯片间形成并联连接、串联连接或串并联连接。此种互连工艺可加在芯片制造工艺过程中的任何步骤之后或之前，只要不影响芯片性能，且可形成芯片互连即可。

当然在步骤：在所述多个芯片制造区域上分别形成至少一个焊盘，所述焊盘之间由第一绝缘介质层间隔开，之前还可包括其它工艺步骤，本申请对此不做详细描述。

在本申请一实施例中，所述电互连层为铜层，通过电镀工艺形成所述电互连层，但本申请并不限定电互连层的具体材料及其形成的工艺，只要可将芯片间形成互连即可。

在本申请一实施例中，图6中的互连线630还可通过其它工艺形成，如键合导线(bonding wire)，只要形成跨越切割道且将芯片间形成并联连接、串联连接或串并联连接的互连工艺均适用于本申请。

在本申请一实施例中，为便于芯片单元与其它电子器件连接，在所述互连工艺与所述切割工艺之间还包括对外连接端子形成工艺，所述对外连接端子用于与至少一电子器件连接。

在本申请一实施例中，并不限定对外连接端子的具体形成工艺，只要形成对外连接端子，该对外连接端子能用于将上述形成的芯片单元与电子装置内的其它电子器件形成电连接即可。

在一具体实施例中，请参阅图7a至图7c所示的本申请一实施例的对外连接端子形成工艺过程示意图。

在图5a至图5d所示的互连工艺的基础上，外连接端子形成工艺包括：

形成第三绝缘介质层，所述第三绝缘介质层覆盖所述电互连层；

进行曝光显影工艺，将所述电互连层的至少部分露出；

形成第一导电材料层，所述第一导电材料层覆盖所述第三绝缘介质层以及露出的所述电互连层；

进行刻蚀工艺，将位于所述第三绝缘介质层上的所述第一导电材料层刻蚀掉，保留位于露出的所述电互连层上的所述第一导电材料层；

在剩余的所述第一导电材料层上分别形成所述对外连接端子。

具体的，如图7a所示，形成第三绝缘介质层550，第三绝缘介质层550覆盖电互连层540，并进行曝光显影工艺，将电互连层540的至少部分露出。

如图7b所示，形成第一导电材料层560，第一导电材料层560覆盖第三绝缘介质层550以及露出的电互连层540，并进行刻蚀工艺，将位于第三绝缘介质层550上的第一导电材料层560刻蚀掉，保留位于露出的电互连层540上的第一导电材料层560。如此可将每个芯片上的焊盘通过电互连层540和第一导电材料层560引出。

具体的，本申请并不限定第一绝缘介质层521、第二绝缘介质层530和第三绝缘介质层550的材料及形成工艺。并且这三层材料可相同也可不同，形成工艺可相同也可不同。在一实施例，其可均为PI介电层或Si介电层。

具体的，在一实施例中，电互连层540和第一导电材料层560的材料可相同也可不同，形成工艺可相同也可不同。在一实施例，其可均为铜。

如图7c所示，在剩余的第一导电材料层560上分别形成对外连接端子570至对外连接端子573。本申请并不限定形成对外连接端子570至对外连接端子573的具体工艺，只要其可将芯片上的焊盘引出，且便于芯片单元与其它电子器件电连接即可。在一实施例中，通过植球工艺形成外连接端子571至573。

至此在晶圆上形成至少一组包括互连线的芯片单元700，如图7c所示。请参阅图8所示的显示切割位置的晶圆局部示意图，如图8所示显示两个相邻的芯片单元700，通过切割工艺将两个相邻的芯片单元700切割开来，而形成两个芯片单元700，芯片单元700内包括互连线将芯片单元700内的芯片形成互连。

上述均以两个芯片形成一个芯片单位为例讲明原理，实际应用中可根据电子装置的需求，如根据功率等级、电流等级等确定芯片单元内芯片的个数，比如可为3个、4个等。

上述形成的芯片单元可经过封装工艺之后进行出售或使用，请参阅图9所示的经封装后的芯片单元示意图，封装工艺将所述芯片单元封装，并露出所述对外连接端子。如图9所示，以芯片单元900为MOSFET为例，包括封装壳体910和对外连接端子G、D以及S。此时的芯片单元900由于内部包括并联、串联或串并联的多个MOSFET，因此耐压更高，或可通过的电流更大，而迎合了市场需求。

图9以包括一组对外连接端子G、D以及S为例，为了提高引脚的通电流能力，还可包括多组对外连接端子G、D以及S，本申请对此不做限定。

图9以包括封装壳体910的芯片单元为例，在实际应用中，也可不包括封装壳体910，而仅通过***工艺形成芯片单元。

无论是包括还是不包括封装壳体，均减少后续工艺的用料，以及工艺时间，因此可降低材料成本及生产成本。

在实际应用中，在芯片单元制造过程中还可不包括上述的互连工艺，也即不在芯片单元制造过程中形成其内的芯片之间的互连。

具体的，所述芯片制造工艺在每一个芯片制造区域形成芯片，并同时形成每个芯片的对外连接端子，之后的切割工艺将至少两个相邻的芯片切割为一个芯片单元，然后进行封装或***工艺形成芯片单元，此时芯片单元包括多组对外连接端子，如芯片单元包括3个芯片，则包括至少3组对外连接端子，每个芯片的对外连接端子形成芯片的功能引脚，该些对外连接端子用于芯片单元内的芯片互连，也可用于与至少一电子器件连接。

请参阅图10所示的本申请一实施例的电子装置示意图，其包括芯片单元1000，芯片单元1000包括封装壳体1010和两组对外连接端子G、D和S(以MOSFET为例)，两组对外连接端子G、D和S分别为芯片单元1000内的两个芯片的对外连接端子，该些对外连接端子在芯片制造工艺过程中形成。并且如图10所示，电子装置还包括电路板1100，电路板1100内包括布线1121，布线1121将芯片单元1000内的两芯片互连，如图10为并联，并且电路板1100内包括布线1122，布线1122用于芯片单元1000与电子装置中的其它电子器件连接。

也即将芯片单元内芯片的互连放在电路板中，但由于芯片单元内的多个芯片为一个整体，芯片之间仅由切割道间隔开，因此芯片单元1000可以做到最小。另外布线1121可以做到最短，跨越芯片之间的切割道将对应的功能引脚连接在一起即可。因此可减小寄生，提高芯片单元的性能；减小芯片单元的体积，提高电子装置的功率密度；并且同时可提高芯片单元的耐压和通电流能力，迎合市场的需求。

在本申请一实施例中，还提供一种芯片单元，包括多个芯片和切割道，切割道将多个芯片连接为一个整体，且使得多个芯片间隔开。

可参阅图4所示的芯片单元示意图，芯片单元400包括芯片410、芯片411和切割道120，切割道120将芯片410和芯片411连接为一个整体，且使得芯片410和芯片411间隔开。

多个仅由切割道间隔开的芯片构成的芯片单元，无论是在芯片制造工艺过程中完成芯片间的互连，还是通过电路板上的布线完成芯片间的互连，均可减小占板面积，提高电子装置的功率密度，且互连线较短，可减小由互连线引起的寄生，而提高芯片性能。另外还可将多个芯片分别封装改为了一个芯片单元的封装，节省了工艺、减少了封装材料，因此也可降低成本，同时还可减小由封装引起的寄生，而提高芯片性能。

在一实施例中，芯片单元400包括互连线630，可参阅图6，互连线630跨越切割道120，将芯片单元400内的芯片410和芯片411形成互联；并且还包括对外连接端子，可参阅图9，对外连接端子用于连接芯片单元900与电子装置内的至少一电子器件。其优点和效果与上述相同，在此不再赘述。

在一实施例中，芯片单元内的每一个芯片均包括对外连接端子，请参阅图10，对外连接端子用于芯片单元内的芯片互连，也可用于与电子装置内的至少一电子器件连接。其优点和效果与上述相同，在此不再赘述。

在一实施例中，图4、图6、图9和图10中所示的芯片单元采用上述的芯片单元制造方法形成。

在一实施例中，图4、图6、图9和图10所示的芯片单元为功率半导体器件(如MOSFET)、电源管理芯片或电池管理芯片。但本申请并不限定芯片单元的类型，只要有并联、串联或串并联连接需求的芯片就可采用图4、图6、图9和图10所示的芯片单元。

在本申请一实施例中，还提供一种电子装置，请参阅图10，电子装置包括芯片单元1000和电路板1100，电路板1100内的布线1121将芯片单元1000内的芯片之间形成互连。其优点和效果与上述相同，在此不再赘述。

在本申请一实施例中，还提供一种电子装置，请参阅图11所示的本申请另一实施例的电子装置示意图，如图11所示，电子装置包括图9所示的芯片单元900和电路板1200，电路板1200上设置有芯片单元900及至少一电子器件1300，芯片单元900的对外连接端子通过电路板1200内的布线1201与至少一电子器件电1300连接。电子器件1300可为电子装置需要的任何器件，本申请并不限定其类型。其优点和效果与上述相同，在此不再赘述。

当前晶圆尺寸主要包括6寸、8寸和12寸，一个晶圆片上通常可以生产上千个芯片。另外市场电子装置多元化，有些应用场合需要芯片的耐压高、通电流能力强，但有些应用场合反而没有这样的要求，也即市场上需要的芯片是多元化的。

为了迎合市场需求，及芯片厂商备货灵活，可能需要同一晶圆上的芯片部分单独切割，而部分以上述的芯片单元为单位切割。对于将互连工艺集成在芯片制造过程中的产品，可通过在芯片制造过程中选择两种不同的掩模板，使有些芯片是独立的(也即不与其它芯片互连)，而有些是多个芯片互连形成的芯片单元。经过切割工艺的选择就能在一个晶圆上同时切割出单独的芯片和芯片单元，而满足不同应用场合的需求。

基于此，本申请还提供一种芯片制造方法，包括：

提供第一掩模板，通过第一掩模板在晶圆上的第一部分芯片制造区域内形成独立的芯片；以及

提供第二掩模板，通过第二掩模板在晶圆上的第二部分芯片制造区域内形成多个包括至少两个芯片的芯片单元，芯片单元内的芯片通过互连线形成互连。

请参阅图1，上述的第一部分芯片制造区域和第二部分芯片制造区域均可包括多个芯片制造区域，如第一部分芯片制造区域包括芯片制造区域110至120,第二部分芯片制造区域包括芯片制造区域130至n，实际可根据当时的备货需求进行选择。

基于此，本申请还提供一种晶圆切割方法，包括：

接收晶圆切割指令；

判断所述晶圆切割指令类型；

当所述晶圆切割指令为第一切割指令时，将晶圆上的芯片按单个芯片为单元进行切割；以及

当所述晶圆切割指令为第二切割指令时，将晶圆上的芯片按至少两个相邻的芯片为一个单元进行切割，以形成包括至少两个芯片的芯片单元。

如此通过晶圆切割指令的选择就可以切割出单个芯片和芯片单元。

在一实施例中，上述的晶圆切割方法嵌入在晶圆切割机中，由晶圆切割机执行上述的晶圆切割方法。而使切割机更加灵活的满足市场需求。

尽管详细描述了本申请的实施例及其优点，但是应了解，在不偏离由随附权利要求定义的本申请的精神和范围的情况下，可在本文中进行各种改变、替换和更改。

此外，本申请的范围不局限于本说明书中描述的过程、机器、制造、物质组成、方式、方法和步骤的特定实施例。本领域技术人员将从本申请的公开内容容易地明白，根据本申请，可利用与本文中描述的对应实施例执行大体上相同的功能或实现大体上相同的结果的目前现有或以后要开发的过程、机器、制造、物质组成、方式、方法或步骤。因此，希望随附权利要求在它们的范围内包含此类过程、机器、制造、物质组成、方式、方法或步骤。

Claims (18)

1.一种芯片单元制造方法，其特征在于，包括：

提供一晶圆，所述晶圆上包括多个芯片制造区域和切割道，所述多个芯片制造区域之间由切割道间隔开；

进行芯片制造工艺，以在所述多个芯片制造区域上分别形成芯片；

进行切割工艺，所述切割工艺将至少两个相邻的芯片切割为一个芯片单元。

2.根据权利要求1所述的芯片单元制造方法，其特征在于，还包括互连工艺，用于形成互连线，所述互连线横跨所述芯片单元内的切割道，以将所述芯片单元内的芯片之间形成互连。

3.根据权利要求2所述的芯片单元制造方法，其特征在于，所述芯片制造工艺包括所述互连工艺。

4.根据权利要求3所述的芯片单元制造方法，其特征在于，所述互连工艺包括：

在所述多个芯片制造区域上分别形成至少一个焊盘，所述焊盘之间由第一绝缘介质层间隔开；

形成第二绝缘介质层，所述第二绝缘介质层覆盖所述至少一个焊盘、所述第一绝缘介质层及两个相邻的芯片制造区域之间的至少部分的切割道；

进行曝光显影工艺，将所述多个芯片制造区域上的所述至少一个焊盘的至少部分露出；

形成电互连层，所述电互连层覆盖所述第二绝缘介质层以及所述至少一个焊盘的露出部分，以将至少两个相邻的芯片制造区域上的芯片形成互连。

5.根据权利要求4所述的芯片单元制造方法，其特征在于，所述互连工艺集成在所述芯片的线路层制造过程中。

6.根据权利要求4所述的芯片单元制造方法，其特征在于，在所述互连工艺与所述切割工艺之间还包括对外连接端子形成工艺，所述对外连接端子用于与至少一电子器件连接。

7.根据权利要求6所述的芯片单元制造方法，其特征在于，所述对外连接端子形成工艺包括：

形成第三绝缘介质层，所述第三绝缘介质层覆盖所述电互连层；

进行曝光显影工艺，将所述电互连层的至少部分露出；

形成第一导电材料层，所述第一导电材料层覆盖所述第三绝缘介质层以及露出的所述电互连层；

进行刻蚀工艺，将位于所述第三绝缘介质层上的所述第一导电材料层刻蚀掉，保留位于露出的所述电互连层上的所述第一导电材料层；

在剩余的所述第一导电材料层上分别形成所述对外连接端子。

8.根据权利要求1所述的芯片单元制造方法，其特征在于，在所述芯片制造工艺过程中形成所述芯片单元内每一个芯片的对外连接端子，所述对外连接端子用于所述芯片单元内的芯片互连。

9.根据权利要求6或8所述的芯片单元制造方法，其特征在于，在所述切割工艺之后还包括封装工艺，所述封装工艺将所述芯片单元封装，并露出所述对外连接端子。

10.根据权利要求2或8所述的芯片单元制造方法，其特征在于，所述互连为并联连接、串联连接或串并联连接。

11.一种芯片单元，其特征在于，包括：

多个芯片；

切割道，所述切割道将所述多个芯片连接为一个整体，且使得所述多个芯片间隔开。

12.根据权利要求11所述的芯片单元，其特征在于，还包括：

互连线，所述互连线跨越所述切割道，并且使所述芯片单元内的芯片形成互连；

对外连接端子，所述对外连接端子用于连接至少一电子器件。

13.根据权利要求11所述的芯片单元，其特征在于，所述芯片单元内的每一个芯片均包括对外连接端子，所述对外连接端子用于所述芯片单元内的芯片互连。

14.根据权利要求11所述的芯片单元，其特征在于，所述芯片单元为功率半导体器件、电源管理芯片或电池管理芯片。

15.一种电子装置，其特征在于，包括：

权利要求13所述的芯片单元；

电路板，所述电路板内的布线将所述芯片单元内的芯片之间形成互连。

16.一种电子装置，其特征在于，包括：

权利要求12所述的芯片单元；

电路板，所述电路板上设置有所述芯片单元及至少一电子器件，所述芯片单元的所述对外连接端子通过所述电路板内的布线与所述至少一电子器件电连接。

17.一种晶圆切割方法，其特征在于，包括：

接收晶圆切割指令；

判断所述晶圆切割指令类型；

当所述晶圆切割指令为第一切割指令时，将晶圆上的芯片按单个芯片为单元进行切割；以及

当所述晶圆切割指令为第二切割指令时，将晶圆上的芯片按至少两个相邻的芯片为一个单元进行切割，以形成包括至少两个芯片的芯片单元。

18.一种芯片制造方法，其特征在于，包括：

提供第一掩模板，通过所述第一掩模板在晶圆上的第一部分芯片制造区域内形成独立的芯片；以及

提供第二掩模板，通过所述第二掩模板在晶圆上的第二部分芯片制造区域内形成多个包括至少两个芯片的芯片单元，芯片单元内的芯片通过互连线形成互连。

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