CN116130448A - 电子封装件及其封装基板 - Google Patents

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Abstract

本发明提出一种电子封装件及其封装基板。电子封装件包括封装基板于置晶侧配置第一绝缘层，而于外接侧配置第二绝缘层，以令该第一绝缘层的热膨胀系数大于该第二绝缘层的热膨胀系数，使位于该置晶侧的第一绝缘层的伸缩量可用于调整该封装基板的翘曲程度，以减少该封装基板翘曲的形变量。

Description

电子封装件及其封装基板
技术领域
本发明涉及一种半导体封装，尤其涉及一种具嵌埋型线路(Embedded Trace)的封装基板及其后续所制作成的电子封装件。
背景技术
随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，在功能上则朝高性能、高功能、高速化的研发方向。因此，为满足半导体装置的高集成度(Integration)及微型化(Miniaturization)需求，故于封装工艺中，常常采用具有高密度及细间距的线路的封装基板。
如图1A所示，现有封装基板1a包含一具有多个导电柱100的核心层10、分别设于该核心层10相对两侧的多个介电层11及设于各该介电层11上的线路层12，以借由该多个导电柱100电性导通位于该核心层10相对两侧的多个所述线路层12。
然而，现有封装基板1a包含核心层10，因而难以符合轻薄短小的需求，故遂发展出无核心层(coreless)实施例的封装基板1b，如图1B所示，其包含多个层叠而成的介电层11及设于各该介电层11上的线路层12。
然而，现有封装基板1b中，各该介电层11的材质及厚度均相同，故于封装过程中，该封装基板1于温度循环(temperature cycle)时，其容易因厚度过薄而发生翘曲(warpage)，导致于后续接置半导体芯片或电路板时，会发生不沾锡(non-wetting)的问题，造成电性连接不佳的问题。
另一方面，若增加该介电层11的厚度，虽可减缓翘曲的情况，但会增加该封装基板1b的厚度，致使无法符合轻薄短小的需求。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明的目的在于提供一种电子封装件及其封装基板，可减少封装基板翘曲的形变量。
本发明的封装基板，包括：一包含至少一第一绝缘层的第一绝缘部；一包含至少一第二绝缘层的第二绝缘部，其叠合于该第一绝缘部上以形成绝缘结构，且该绝缘结构具有相对的置晶侧与外接侧，以令该第一绝缘层对应配置于该置晶侧，而该第二绝缘层对应配置于该外接侧，其中，该第一绝缘部的热膨胀系数大于该第二绝缘部的热膨胀系数；以及线路层，其以嵌埋方式配置于该第一绝缘部与第二绝缘部中。
前述的封装基板中，该第二绝缘部具有多个该第二绝缘层。例如，多个该第二绝缘层的至少二者的热膨胀系数为相同或不相同。或者，多个该第二绝缘层的热膨胀系数朝向该外接侧递减或递增。
前述的封装基板中，形成该第一绝缘层的材质为味之素增层膜。
前述的封装基板中，形成该第二绝缘层的材质为预浸材。
前述的封装基板中，该第一绝缘层与第二绝缘层的厚度为相同或相异。
前述的封装基板中，还包括设于该第一及/或第二绝缘部上并外露部分该线路层的绝缘保护层。
本发明还提供一种电子封装件，包括：一前述的封装基板；以及电子元件，其设于该置晶侧上且电性连接该线路层。
前述的电子封装件中，该外接侧上配置有多个电性连接该线路层的导电元件。
由上可知，本发明的封装基板，主要借由该第一绝缘层的热膨胀系数大于该第二绝缘层的热膨胀系数，使位于该置晶侧的第一绝缘层的伸缩量可用于调整该封装基板的翘曲程度，故相较于现有技术，本发明的封装基板无需增加该各绝缘层的厚度，即可减少该封装基板翘曲的形变量，因而不仅能提高产品良率，且能符合轻薄短小的需求。
附图说明
图1A为现有封装基板的剖面示意图。
图1B为现有另一封装基板的剖面示意图。
图2A为本发明的封装基板的剖视示意图。
图2B为本发明的电子封装件的剖视示意图。
图3为本发明的封装基板的另一实施例的剖视示意图。
附图标记如下：
1a,1b,2,3:封装基板
10:核心层
100:导电柱
11:介电层
12,20:线路层
2a,3a:第一绝缘部
2b:第二绝缘部
20a:置晶侧
20b:外接侧
201:导电迹线
202:导电盲孔
203:电性连接垫
204:焊垫
21:第一绝缘层
22,23,24,25:第二绝缘层
26a:第一绝缘保护层
26b:第二绝缘保护层
30:半导体芯片
30a:作用面
30b:非作用面
300:电极垫
31:导电凸块
32:导电元件
t:厚度
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附附图所示出的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A为本发明的封装基板2的剖面示意图。如图2A所示，该封装基板2为无核心层(coreless)实施例，其包括：一第一绝缘部2a、一叠合于该第一绝缘部2a上的第二绝缘部2b、以及至少一线路层20，且该第一绝缘部2a包含至少一第一绝缘层，该第二绝缘部2b包含至少一第二绝缘层，在本实施实施例中，具有一层第一绝缘层21及层叠排设的四层第二绝缘层22,23,24,25，以形成绝缘结构。
所述的第一绝缘部2a作为该绝缘结构的置晶侧20a，而该第二绝缘部2b作为该绝缘结构的外接侧20b，即该第一绝缘层21对应配置于该置晶侧20a，而该第二绝缘层22,23,24,25对应配置于该外接侧20b，其中，该第一绝缘部2a(或第一绝缘层21)的热膨胀系数(如至少4ppm/℃)大于该第二绝缘部2b(或多个第二绝缘层22,23,24,25)的热膨胀系数(如至多2ppm/℃)。
于本实施例中，该第二绝缘部2b具有多个该第二绝缘层22,23,24,25，其热膨胀系数可相同或相异，但均小于该第一绝缘部2a(或第一绝缘层21)的热膨胀系数。例如，多个第二绝缘层22,23,24,25的CTE可朝向该外接侧20b递减或递增。
再者，形成该第一绝缘层21的材质为如味之素增层膜(Ajinomoto Build-upFilm，简称ABF)或其它高CTE的介电材，且形成该第二绝缘层22,23,24,25的材质为如预浸材(Prepreg，简称PP)或其它低CTE的介电材。
另外，该封装基板2可包括如防焊层的绝缘保护层，其设于该第一与第二绝缘部2a,2b上并外露该线路层20，以供该线路层20结合其它元件。例如，将第一绝缘保护层26a设于该第一绝缘层21上并外露该线路层20的部分表面，且将第二绝缘保护层26b设于该第二绝缘层25上并外露该线路层20的部分表面。
另外，该第一绝缘层21与第二绝缘层22,23,24,25的厚度t可依需求调整，且各层绝缘层的厚度t可相同或相异，而其绝缘层的数量可为单数或偶数，并无特别限制。
所述的线路层20以嵌埋方式配置于该第一绝缘层21与第二绝缘层22,23,24,25中，且包含多个导电迹线201与电性导通各层导电迹线201的导电盲孔202。换言之，各该导电迹线201与导电盲孔202未凸出包埋该二者的该第一绝缘层21与第二绝缘层22,23,24,25。
于本实施例中，该线路层20于对应该置晶侧20a处配置有多个电性连接垫203，且于对应该外接侧20b处配置有多个焊垫204，以令多个电性连接垫203外露于该第一绝缘保护层26a，且多个焊垫204外露于该第二绝缘保护层26b。
因此，本发明的封装基板2借由该第一绝缘层21的热膨胀系数大于该第二绝缘层22,23,24,25的热膨胀系数，故于封装过程中，该封装基板2于温度循环时，该第一绝缘层21与第二绝缘层22,23,24,25的伸缩量不同，借以调整翘曲的方向而平衡该封装基板2的翘曲程度(例如，该封装基板2可减少图1B所示的翘曲变形量10％至60％)，使该封装基板2于温度升降过程中大幅减缓翘曲程度。
再者，由于该封装基板2的翘曲程度大幅减缓，使得各该导电迹线201不会因翘曲而过于靠近，因而该线路层20有利于细间距/细线路的设计，故该导电盲孔202、电性连接垫203及焊垫204能依需求设计为细间距/细线路的规格，以满足半导体芯片的高密度接点数的需求。
另外，由于该线路层20能符合细间距/细线路的需求，故于相同布线数量下，该封装基板2用于制作该线路层20的金属材用量少于现有封装基板1b用于制作该线路层12的金属材用量，因而能减少该封装基板2的制作成本。
另外，由于CTE较大的介电材较为便宜，故于该置晶侧20a处选择CTE较大的介电材作为第一绝缘层21，亦能有效降低该封装基板2的制作成本。
如图2B所示，于后续应用中，该封装基板2可于该多个电性连接垫203上接合至少一半导体芯片30，且于多个焊垫204上结合如焊球或其它金属凸块的导电元件32，以形成电子封装件，且该电子封装件借由多个导电元件32接置于一电路板(图略)上。
所述的电子元件30为有源元件、无源元件或其组合，其中，该有源元件例如为半导体芯片，且该无源元件例如为电阻、电容及电感。
于本实施例中，该电子元件30为半导体芯片，其具有相对的作用面30a与非作用面30b，该作用面30a上具有多个电极垫300，且该电子元件30以其电极垫300借由多个导电凸块31倒装芯片结合并电性连接该电性连接垫203，再以底胶(图略)形成于该电子元件30与该置晶侧20a之间以包覆多个导电凸块31；或者，该电子元件30的电极垫300可借由多个焊线(图略)以打线方式电性连接该电性连接垫203。亦或，该电子元件30的电极垫300可在没有第一绝缘保护层26a的情况下直接接触该电性连接垫203。然而，有关该电子元件30电性连接该线路层20的方式不限于上述。
所述的导电元件32电性连接该线路层20与该电路板。
图3为本发明的封装基板3的另一实施例的剖面示意图。如图3所示，本实施例的封装基板3为无核心层(coreless)实施例，其第一绝缘部3a包含多个层叠排设的第一绝缘层21。
因此，本发明的封装基板3借由该第一绝缘部3a的热膨胀系数大于该第二绝缘部2b的热膨胀系数，故于封装过程中，该封装基板3于温度循环时，该第一绝缘部3a与第二绝缘部2b的伸缩量不同，借以调整翘曲的方向而平衡该封装基板3的翘曲程度，使该封装基板3于温度升降过程中大幅减缓翘曲程度。
再者，由于该封装基板3的翘曲程度大幅减缓，使得各该导电迹线201不会因翘曲而过于靠近，因而该线路层20有利于细间距/细线路的设计，以满足半导体芯片的高密度接点数的需求。
另外，由于该线路层20能符合细间距/细线路的需求，故于相同布线数量下，该封装基板3用于制作该线路层20的金属材用量少于现有封装基板1b用于制作该线路层12的金属材用量，因而能减少该封装基板3的制作成本。
另外，由于CTE较大的介电材较为便宜，故于该置晶侧20a处选择CTE较大的介电材作为第一绝缘部2a，亦能有效降低该封装基板3的制作成本。
应可理解地，有关该第一绝缘部的层数与第二绝缘部的层数可依需求配置，并无特别限制。
综上所述，本发明的封装基板借由该第一绝缘部的热膨胀系数大于该第二绝缘部的热膨胀系数，使位于该置晶侧的第一绝缘部的伸缩量能用于调整该封装基板的翘曲程度，故相较于现有技术，本发明的封装基板无需增加该各绝缘层的厚度，即可减少该封装基板翘曲的形变量，因而不仅能提高产品良率，且能符合轻薄短小的需求。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种封装基板，其特征在于，包括：
一包含至少一第一绝缘层的第一绝缘部；
一包含至少一第二绝缘层的第二绝缘部，其叠合于该第一绝缘部上以形成绝缘结构，且该绝缘结构具有相对的置晶侧与外接侧，以令该第一绝缘层对应配置于该置晶侧，而该第二绝缘层对应配置于该外接侧，其中，该第一绝缘部的热膨胀系数大于该第二绝缘部的热膨胀系数；以及
线路层，其以嵌埋方式配置于该第一绝缘部与第二绝缘部中。
2.如权利要求1所述的封装基板，其特征在于，该第二绝缘部具有多个该第二绝缘层。
3.如权利要求2所述的封装基板，其特征在于，多个该第二绝缘层的至少二者的热膨胀系数为相同或不相同。
4.如权利要求2所述的封装基板，其特征在于，多个该第二绝缘层的热膨胀系数朝向该外接侧递减或递增。
5.如权利要求1所述的封装基板，其特征在于，形成该第一绝缘层的材质为味之素增层膜。
6.如权利要求1所述的封装基板，其特征在于，形成该第二绝缘层的材质为预浸材。
7.如权利要求1所述的封装基板，其特征在于，该第一绝缘层与第二绝缘层的厚度为相同或相异。
8.如权利要求1所述的封装基板，其特征在于，该封装基板还包括设于该第一及/或第二绝缘部上并外露部分该线路层的绝缘保护层。
9.一种电子封装件，其特征在于，包括：
如权利要求1所述的封装基板；以及
电子元件，其设于该置晶侧上且电性连接该线路层。
10.如权利要求9所述的电子封装件，其特征在于，该外接侧上配置有多个电性连接该线路层的导电元件。
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