CN116112002A - 一种比较电路 - Google Patents

Abstract

本公开涉及半导体领域，针对比较电路的时序不易控制的问题，提供了一种比较电路，该比较电路包括比较单元和参考单元，参考单元对第一预设参数和第二预设参数进行一致性比较，产生并输出第一结果信号；比较单元对第一待处理参数和第二待处理参数进行一致性比较，产生第二结果信号；在第一结果信号为第二状态时将第二结果信号输出为目标结果信号，不仅可以实现正确的参数比较功能，而且能够优化比较过程的时序。

Description

一种比较电路

技术领域

本公开涉及半导体领域，尤其涉及一种比较电路。

背景技术

在集成电路中，经常涉及比较不同参数是否相同的比较电路。对于比较电路来说，参数比较过程需要一定的时间才能完成，即比较电路的输出信号需要在比较开始的一段时间之后才能够表征参数比较的结果。由于工艺、环境参数等原因，比较电路进行参数比较所需的时间也不相同，导致比较电路的时序控制成为一个难题。

发明内容

本公开提供了一种比较电路。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种比较电路，所述比较电路包括：

参考单元，配置为由第一时刻开始，对第一预设参数和第二预设参数进行一致性比较，产生并输出第一结果信号；其中，所述第一结果信号在所述第一时刻为第一状态，若所述第一结果信号由第一状态调整至第二状态，则表征所述参考单元完成所述一致性比较；

比较单元，与所述参考单元连接，配置为由第二时刻开始，对第一待处理参数和第二待处理参数进行一致性比较，产生第二结果信号；以及，在所述第一结果信号为第二状态时，将所述第二结果信号输出为目标结果信号；

其中，所述第二时刻不迟于所述第一时刻。

在一些实施例中，所述比较单元，还配置为在所述第一结果信号处于第一状态时，屏蔽所述第二结果信号。

在一些实施例中，所述第一待处理参数和所述第二待处理参数具有相同数量的子参数；所述比较单元包括主比较器和第一输出器；

所述主比较器，配置为由第二时刻开始，对所述第一待处理参数的子参数和所述第二待处理参数的子参数一一对应地进行比较，产生所述第二结果信号；

所述第一输出器，与所述主比较器和所述参考单元连接，配置为接收所述第一结果信号和所述第二结果信号，对所述第一结果信号和所述第二结果信号进行逻辑运算，输出所述目标结果信号。

在一些实施例中，所述第一预设参数和所述第二预设参数具有相同数量的子参数，所述参考单元包括参考比较器和第二输出器；

所述参考比较器，具体配置为由第一时刻开始，对所述第一预设参数的子参数和所述第二预设参数的子参数一一对应地进行比较，产生中间结果信号；

所述第二输出器，与所述参考比较器连接，配置为接收所述中间结果信号和预设使能信号；对所述中间结果信号和所述预设使能信号进行逻辑运算，输出所述第一结果信号；

其中，所述参考比较器与所述主比较器的结构相同，所述第二输出器与所述第一输出器的结构相同；所述预设使能信号处于有效状态以使得所述第一结果信号和所述中间结果信号的电平状态相同。

在一些实施例中，所述主比较器，具体配置为若所述第一待处理参数的子参数和所述第二待处理参数的子参数全部对应相同，则控制所述第二结果信号维持第三状态不变；若所述第一待处理参数的子参数和所述第二待处理参数的子参数存在对应不同的子参数，则控制所述第二结果信号由第三状态调整为第四状态。

在一些实施例中，所述参考比较器，具体配置为若所述第一预设参数的子参数和所述第二预设参数的子参数全部对应相同，则控制所述中间结果信号维持第一状态不变；若所述第一预设参数的子参数和所述第二预设参数的子参数存在对应不同的子参数，则控制所述中间结果信号由第一状态调整为第二状态；

其中，所述第一预设参数和所述第二预设参数被设置为有且仅有1位子参数对应不同。

在一些实施例中，所述主比较器包括多个第一逻辑门和1个第二逻辑门；

第i个所述第一逻辑门的第一输入端接收所述第一待处理参数的第i个子参数，第i个所述第一逻辑门的第二输入端接收所述第二待处理参数的第i个子参数，每一所述第一逻辑门的输出端均与所述第二逻辑门的输入端连接，所述第二逻辑门的输出端输出第二结果信号，i为正整数；

其中，所述第一逻辑门至少包括以下器件中的一种：同或门、异或门，所述第二逻辑门至少包括以下器件中的一种：与门、或门、与非门、或非门。

在一些实施例中，所述参考比较器包括多个第三逻辑门和1个第四逻辑门；

第j个所述第三逻辑门的第一输入端接收所述第一预设参数的第j个子参数，第j个所述第三逻辑门的第二输入端接收所述第二预设参数的第j个子参数，每一所述第三逻辑门的输出端均与所述第四逻辑门的输入端连接，所述第四逻辑门的输出端输出中间结果信号，j为正整数；

其中，所述第三逻辑门与所述第一逻辑门相同，所述第四逻辑门与所述第二逻辑门相同。

在一些实施例中，在所述第一状态为低电平，所述第二状态高电平的情况下，所述第一输出器包括第一与门；

所述第一与门的第一输入端接收所述第一结果信号，所述第一与门的第二输入端接收所述第二结果信号，所述第一与门的输出端输出所述目标结果信号。

在一些实施例中，在所述第一状态为高电平，所述第二状态低电平的情况下，所述第一输出器包括第一或门；

所述第一或门的第一输入端接收所述第一结果信号，所述第一或门的第二输入端接收所述第二结果信号，所述第一或门的输出端输出所述目标结果信号。

在一些实施例中，所述比较单元，还配置为在接收到第一复位信号时，将所述第二结果信号复位为第三状态；

所述参考单元，还配置为在接收到第二复位信号时，将所述第一结果信号复位为第一状态。

在一些实施例中，所述主比较器，还配置为接收第一使能信号，在所述第一使能信号有效后，开始执行对第一待处理参数和第二待处理参数的一致性比较；

所述参考比较器，还配置为接收第二使能信号，在所述第二使能信号有效后，开始执行对所述第一预设参数和所述第二预设参数的一致性比较；

其中，在所述第一时刻和所述第二时刻相同的情况下，所述第一使能信号和所述第二使能信号为同一信号。

在一些实施例中，所述第一预设参数的子参数数量和所述第一待处理参数的子参数数量相同，且所述第二预设参数的子参数数量和所述第二待处理参数的子参数数量相同。

在一些实施例中，所述比较电路应用于存储器，且所述比较电路具体用于对本次操作选中的目标行地址和已存储的A个被替换行地址进行比较，以确定所述目标行地址指向的字线是否被替换；A为正整数；

相应的，所述参考单元的数量为1，所述比较单元的数量为A；所有的所述比较单元接收的所述第一待处理参数是指所述目标行地址，第a个所述比较单元接收的所述第二待处理参数是指第a个所述被替换行地址；所有的比较单元接收的所述第一结果信号均来自于所述参考单元，a和A均为正整数，且a小于等于A。

在一些实施例中，所述存储器还包括判断模块；

所述判断模块，配置为接收A个所述目标结果信号，若A个所述目标结果信号均处于第四状态，则确定所述目标行地址指向的字线未被替换；若其中一个所述目标结果信号处于第三状态，则确定所述目标行地址指向的字线被替换；

其中，所述判断模块进入使能状态的时刻晚于所述第一结果信号调整至第二状态的时刻。

本公开实施例提供了一种比较电路，不仅可以实现正确的参数比较功能，而且能够优化比较过程的时序。

附图说明

图1为本公开实施例提供的一种比较电路的结构示意图；

图2为本公开实施例提供的另一种比较电路的结构示意图；

图3为本公开实施例提供的一种比较电路的具体结构示意图；

图4为本公开实施例提供的一种比较单元的结构示意图一；

图5为本公开实施例提供的一种比较单元的结构示意图二；

图6为本公开实施例提供的一种比较单元的结构示意图三；

图7为本公开实施例提供的一种比较单元的结构示意图四；

图8为本公开实施例提供的一种比较单元的信号示意图；

图9为本公开实施例提供的一种比较单元的结构示意图五；

图10为本公开实施例提供的一种信号时序示意图；

图11为本公开实施例提供的一种比较电路的应用场景示意图；

图12为本公开实施例提供的另一种信号时序示意图；

图13为本公开实施例提供的一种存储器的结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了图示或描述的以外的顺序实施。

以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：

动态随机存取存储器（Dynamic Random Access Memory，DRAM）；

同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）；

双倍数据速率内存（Double Data Rate SDRAM，DDR）；

工艺、电压、温度（Process、Voltage、Temperature，PVT）。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种比较电路10的结构示意图。如图1所示，该比较电路10包括：

参考单元11，配置为由第一时刻开始，对第一预设参数和第二预设参数进行一致性比较，产生并输出第一结果信号；其中，第一结果信号在第一时刻为第一状态，若第一结果信号由第一状态调整至第二状态，则表征参考单元11完成一致性比较；

比较单元12，与参考单元11连接，配置为由第二时刻开始，对第一待处理参数和第二待处理参数进行一致性比较，产生第二结果信号；以及，在第一结果信号为第二状态时，将第二结果信号输出为目标结果信号；

其中，第二时刻不迟于第一时刻。

需要说明的是，比较电路10可以应用于多种电子设备，例如计算设备、存储设备、控制设备等。换句话说，在任意集成电路中，均可利用本公开实施例提供的比较电路10来实现参数比较的功能。

应理解，对于比较单元12而言，只有在一致性比较结束后，第二结果信号的电平状态才可以表征第一待处理参数和第二待处理参数是否相同，因此在第二时刻后必须预留一定的时间，才能够将第二结果信号输出为目标结果信号。然而，由于工艺的影响，不同的比较单元12执行一致性比较的耗时不同，如果预留时间过短，那么可能造成目标结果信号出错；如果预留时间较长，那么降低整体电路的性能；除此之外，对于同一个比较单元12，其在不同的环境（例如温度、电压）下执行一致性比较的耗时也存在变动，进一步加剧了这一问题。

为了解决上述问题，引入了参考单元11，参考单元11能够模拟比较单元12执行一致性比较的时间。应理解，参考单元11和比较单元12的电路结构是完全相同的，两者不仅在生产制造时的工艺参数相近，而且在正常工作时的工作环境也相同，因此参考单元11和比较单元12的工作性能几乎可以视为相同。也就是说，在PVT变化时，参考单元11和比较单元12的工作参数也会呈现相同程度的变化。

另外，第二时刻不迟于第一时刻。这样，对于比较电路10来说，由于参考单元11和比较单元12同步开始或者比较单元12早于参考单元11执行一致性比较，因此若参考单元11完成一致性比较，则此时比较单元12必定也完成了一致性比较。基于此，利用第二状态的第一结果信号对比较单元12进行输出使能，在此时间点上的第二结果信号必定已经可以表征第一待处理参数和第二待处理参数是否相同，因此所得到的目标结果信号正确，可以最大化的优化比较单元12的输出时序；特别的，由于参考单元11和比较单元12的架构类似，即使PVT条件变化，两者的工作参数也始终相近，从而比较单元12的控制时序可以跟随工作环境进行适应性调整，最大程度的减少冗余时间。

在这里，如果第二时刻与第一时刻（在误差允许的范围内）相同，那么冗余时间是最小的，最大程度的提高比较电路10的工作效率；如果第二时刻早于第一时刻，那么冗余时间较多，最大程度的保证目标结果信号的正确性，同时实现灵活的时序控制。

在一些实施例中，比较单元12，还配置为在第一结果信号处于第一状态时，屏蔽第二结果信号。

这样，在一致性比较结束之前，目标结果信号的电平状态并不会跟随第二结果信号的电平状态进行变化，避免无意义的电平翻转，节省能耗。

需要说明的是，如图2所示，第一待处理参数TGTCode1[N-1:0]、第二待处理参数TGTCode2[N-1:0]、第一预设参数DafCode1[N-1:0]、第二预设参数DafCode2[N-1:0]各自均是由多位子参数构成的。请注意，第一待处理参数的子参数数量、第二待处理参数的子参数数量、第一预设参数的子参数数量和第二预设参数的子参数数量均相同。

在一些实施例中，如图2所示，比较单元12包括主比较器121和第一输出器122；

主比较器121，配置为由第二时刻开始，对第一待处理参数的子参数和第二待处理参数的子参数一一对应地进行比较，即比较TGTCode1[0]和TGTCode2[0]是否相同、比较TGTCode1[1]和TGTCode2[1]是否相同……比较TGTCode1[N-1]和TGTCode2[N-1]是否相同，最终产生第二结果信号；

第一输出器122，与主比较器121和参考单元11连接，配置为接收第一结果信号和第二结果信号，对第一结果信号和第二结果信号进行逻辑运算，输出目标结果信号。

在这里，第一结果信号用于使能第一输出器122，从而实现比较单元12的时序控制。

如图2所示，参考单元11包括参考比较器111和第二输出器112；

参考比较器111，具体配置为由第一时刻开始，对第一预设参数DafCode1[N-1:0]的子参数和第二预设参数DafCode2[N-1:0]的子参数一一对应地进行比较，即比较DafCode1[0]和DafCode2[0]是否相同、比较DafCode1[1]和DafCode2[1]是否相同……比较DafCode1[N-1]和DafCode2[N-1]是否相同，最终产生中间结果信号；

第二输出器112，与参考比较器111连接，配置为接收中间结果信号和预设使能信号；对中间结果信号和预设使能信号进行逻辑运算，输出第一结果信号。

其中，参考比较器111与主比较器121的结构相同，第二输出器112与第一输出器122的结构相同。在参考比较器111的工作过程中，预设使能信号固定处于有效状态以使得第一结果信号和中间结果信号的电平状态相同。

需要说明的是，预设使能信号用于使能第二输出器112。这样，参考单元11和比较单元12的结构完全一致的，在各种PVT的条件下，参考单元11和比较单元12的工作性能均相同，而且参考单元11所执行的最慢情况的一致性比较（该点请进一步参见后续描述），即第一结果信号跳变为第二状态的时间点能够确保比较单元12在各种情况下的一致性比较均结束，从而保证比较功能的正确执行。

以下对主比较器121和参考比较器111的功能和具体结构进行说明。

在一种具体的实施例中，如图3所示，主比较器121包括多个第一逻辑门21和1个第二逻辑门22；第i个第一逻辑门21的第一输入端接收第一待处理参数的第i个子参数TGTCode1[i-1]，第i个第一逻辑门21的第二输入端接收第二待处理参数的第i个子参数TGTCode2[i-1]，每一第一逻辑门21的输出端均与第二逻辑门22的输入端连接，第二逻辑门22的输出端输出第二结果信号，i为正整数，i≤N；其中，第一逻辑门21少包括以下器件中的一种：同或门、异或门，第二逻辑门22至少包括以下器件中的一种：与门、或门、非门、与非门、或非门。

此时，如图3所示，参考比较器111包括多个第三逻辑门23和1个第四逻辑门24；第j个第三逻辑门23的第一输入端接收第一预设参数的第j个子参数DafCode1[j-1]，第j个第三逻辑门23的第二输入端接收第二预设参数的第j个子参数DafCode2[j-1]，每一第三逻辑门23的输出端均与第四逻辑门24的输入端连接，第四逻辑门24的输出端输出中间结果信号，j为正整数，j≤N；其中，第三逻辑门23与第一逻辑门21相同，第四逻辑门24与第二逻辑门22相同。

需要说明的是，第一逻辑门21、第二逻辑门22、第三逻辑门23和第四逻辑门24均是由晶体管构成，通过控制晶体管的开关状态可以对指定的节点进行充/放电，从而完成一致性比较处理，这也是一致性比较需要一定耗时的原因。

需要说明的是，第一逻辑门21的数量为N个，第三逻辑门23的数量也为N个，从而参考比较器111和主比较器121的电路结构是完全相同的，在不同的PVT条件下参考比较器111和主比较器121的工作性能相同，能够最大程度的实现时序控制效果。

应理解，在上述逻辑门选用的具体器件不同时，主比较器121/参考比较器111的比较原理是不同的，以下提供几种说明。

（1）在第一种情形中，主比较器121，具体配置为若第一待处理参数的子参数和第二待处理参数的子参数全部对应相同，则控制第二结果信号维持第三状态不变；若第一待处理参数的子参数和第二待处理参数的子参数存在对应不同的子参数，则控制第二结果信号由第三状态调整为第四状态；在这里，第三状态和第四状态的逻辑电位不同。

类似的，由于参考比较器111和主比较器121的电路结构相同。因此，参考单元11，具体配置为若第一预设参数的子参数和第二预设参数的子参数全部对应相同，则控制第一结果信号维持第一状态不变；若第一预设参数的子参数和第二预设参数的子参数存在对应不同的子参数，则控制第一结果信号由第一状态调整为第二状态。在这里，第一状态=第三状态，第二状态=第四状态（后续均以此情况进行说明）。

为了实现这种情形，请参考图4和图5，以下提供2种逻辑门的选用方案。应理解，图4和图5均示出了比较单元12的电路结构，但是由于参考单元11和比较单元12的结构相同，因此参考比较器111的结构也可以参考图4和图5进行适应理解。

（a）假设第一状态=第三状态=0，第二状态=第四状态=1，请参见图4，第一逻辑门21和第三逻辑门23可以采用异或门，第二逻辑门22和第四逻辑门24可以采用或门。具体的，如果TGTCode1[i]与TGTCode2[i]不同，则第i个异或门的输出信号A[i-1]由0逐渐变化为1，从而或门的输出信号为1；如果TGTCode1[N-1:0]与TGTCode2[N-1:0]全部对应相同，则N个异或门的输出信号A[N-1:0]全部为0，从而或门的输出信号为0。

（b）假设第一状态=第三状态=1，第二状态=第四状态=0，请参见图5，第一逻辑门21和第三逻辑门23可以采用同或门，第二逻辑门22和第四逻辑门24可以采用与门。具体的，如果TGTCode1[i]与TGTCode2[i]不同，则第i个同或门的输出信号B[i-1]由1逐渐变化为0，从而与门的输出信号为0；如果TGTCode1[N-1:0]与TGTCode2[N-1:0]全部对应相同，则N个同或门的输出信号B[N-1:0]全部为1，从而与门的输出信号为1。

请注意，若第一待处理参数和第二待处理参数之间对应不同的子参数越多，则第二结果信号由第三状态调整为第四状态的耗时越短。原因如下：以图4为例，一方面，如果TGTCode1[N-1:0]与TGTCode2[N-1:0]存在对应不同的子参数，那么或门的输出端需要由0变化为1，具体是通过电源信号对或门的输出端进行充电实现的；因此，如果TGTCode1[N-1:0]与TGTCode2[N-1:0]存在对应不同的子参数越多，电源信号对或门的输出端进行充电的路径就越多，所以或门的输出端的电平抬升速度更快，即第二结果信号由第三状态调整为第四状态的耗时越短；另一方面，虽然不同异或门的结构理论相同，但是由于工艺等原因会造成不同异或门的工作参数存在细微差别，这就导致了针对不同的输入信号，异或门的输出端“由0逐渐变化为1”的速度是不同的；如果TGTCode1[N-1:0]与TGTCode2[N-1:0]对应不同的子参数越多，那么“较多异或门中最快的一个”所输出的1就可以导致或门的输出为1；反之，如果TGTCode1[N-1:0]与TGTCode2[N-1:0]对应不同的子参数越少，那么只能依赖于“较少异或门中最快的一个”所输出的1导致或门的输出为1，大概率速度变慢。图5也是类似的。

这样，第一待处理参数和第二待处理参数仅有1位不同时，其执行一致性比较的耗时最高。类似的，若第一预设参数和第二预设参数之间对应不同的子参数越多，因此第一结果信号由第一状态调整为第二状态的耗时越短。同时，由于参考比较器111需要模拟的是一致性处理的最长耗时，因此第一预设参数和第二预设参数被固定设置为有且仅有1位子参数对应不同。

需要说明的是，第一预设参数和第二预设参数可以是固定不变的；或者，第一预设参数和第二预设参数可以变动，但必须要保证两者之间有且仅有1位子参数不同。这样，无论在何种PVT下，参考比较器111和主比较器121执行一致性比较的工作参数均相同，而且参考比较器111的一致性比较已经是最慢的情况，能够保证所有情况下的主比较器121必定已经完成了一致性比较。

（2）在第二种情形中，主比较器121，具体配置为若第一待处理参数的子参数和第二待处理参数的子参数全部对应不同，则控制第二结果信号维持第三状态不变；若第一预设参数第二预设参数存在对应相同的子参数，则控制第二结果信号由第三状态调整为第四状态。

类似的，参考比较器111，具体配置为若第一待处理参数的子参数和第二待处理参数的子参数全部对应不同，则控制第一结果信号维持第一状态不变；若第一预设参数的子参数和第二预设参数的子参数存在对应相同的子参数，则控制第一结果信号由第一状态调整为第二状态。

其中，若第一待处理参数和第二待处理参数之间对应相同的子参数越多，则第二结果信号调整为第四状态的耗时越短。

为了实现这种情形，以下提供2种逻辑门的选用方案。

（c）假设第一状态=第三状态=0，第二状态=第四状态=1，请参见图6，第一逻辑门21和第三逻辑门23可以采用同或门，第二逻辑门22和第四逻辑门24可以采用或门。具体的，如果TGTCode1[i]与TGTCode2[i]相同，则第i个同或门的输出信号C[i-1]由0逐渐变化为1，从而或门的输出信号为1；如果TGTCode1[N-1:0]与TGTCode2[N-1:0]全部对应不同，则N个同或门的输出信号C[N-1:0]全部为0，从而或门的输出信号为0。

（d）假设第一状态=第三状态=1，第二状态=第四状态=0，请参见图7，第一逻辑门21和第三逻辑门23可以采用异或门，第二逻辑门22和第四逻辑门24可以采用与门。具体的，如果TGTCode1[i]与TGTCode2[i]相同，则第i个异或门的输出信号D[i-1]由1逐渐变化为0，从而与门的输出信号为0；如果TGTCode1[N-1:0]与TGTCode2[N-1:0]全部对应不同，则N个异或门的输出信号D[N-1:0]全部为1，从而与门的输出信号为1。

类似的，若第一待处理参数和第二待处理参数之间对应相同的子参数越多，第二结果信号由第三状态调整为第四状态的耗时越短。因此，第一预设参数和第二预设参数被固定设置为有且仅有1位子参数对应相同。第一预设参数和第二预设参数可以是固定不变的；或者，第一预设参数和第二预设参数可以变动，但必须要保证两者之间有且仅有1位子参数相同。这样，参考比较器111的一致性比较已经是最长耗时，能够保证此时主比较器121必定也已经完成了一致性比较。

以下对第一输出器122/第二输出器112的结构进行说明。

在一种可能中，请参见图4或图6，在第一状态为低电平，第二状态高电平的情况下，第一输出器122包括第一与门；第一与门的第一输入端接收第一结果信号，第一与门的第二输入端接收第二结果信号，第一与门的输出端输出目标结果信号。

在另一种可能中，请参见图5或图7，在第一状态为高电平，第二状态低电平的情况下，第一输出器122包括第一或门；第一或门的第一输入端接收第一结果信号，第一或门的第二输入端接收第二结果信号，第一或门的输出端输出目标结果信号。

在一些实施例中，比较单元12，配置为在接收到第一复位信号时，将第二结果信号复位为第三状态；参考单元11，还配置为在接收到第二复位信号时，将第一结果信号复位为第一状态；在这里，第一复位信号和第二复位信号可以为同一信号。

在一些实施例中，如图2或3所示，主比较器121，还配置为接收第一使能信号，在第一使能信号有效后，开始执行对第一待处理参数和第二待处理参数的一致性比较；参考比较器111，还配置为接收第二使能信号，在第二使能信号有效后，开始执行对第一预设参数和第二预设参数的一致性比较；其中，在第一时刻和第二时刻相同的情况下，第一使能信号和第二使能信号为同一信号。

在这里，如图4~图7所示，第一使能信号具体用于使能第一逻辑门21，第二使能信号具体用于使能第三逻辑门23。

提供一种场景：规定第一使能信号和第二使能信号均为高有效信号，第一状态=第三状态=0，第二状态=第四状态=1，对比较电路10的整体工作过程进行说明。

首先，在***上电后，比较电路10进行初始化，即第一复位信号和第二复位信号有效，从而第一结果信号和第二结果信号均为低电平；另外，第一使能信号、第二使能信号也为低电平；

然后，在需要对第一待处理参数和第二待处理参数进行比较时，将第一使能信号和第二使能信号调为高电平，参考比较器111和主比较器121均开始进行一致性比较，由于第一预设参数和第二预设参数固定不同，所以第一结果信号逐渐由低电平调整为高电平，在第一结果信号调整为高电平后，第一输出器122被使能，将第二结果信号输出为目标结果信号；

最后，在本次比较流程结束之后，第一使能信号、第二使能信号调为低电平，第一复位信号和第二复位信号有效，从而第一结果信号和第二结果信号均被复位为低电平，等待下一次工作。

特别地，如果第一时刻和第二时刻相同，则第一使能信号和第二使能信号可以为同一信号；如果第一时刻晚于第二时刻，第一使能信号和第二使能信号可以由同源信号经过不同的延迟分别得到。

从以上可以看出，本公开实施例提供了一种比较电路10，能够自适应的实现比较过程中的时序控制，在不同的PVT条件下均可自适应生成最优的时序，保证比较功能正确的同时实现最优的时序。具体来说，在比较电路10中，设置与比较单元结构相同的参考单元，利用参考单元输出的第一结果信号对比较单元进行输出使能，不仅保证比较功能的正常执行，还能够减小冗余时间，实现最优的时序控制。

前述的比较电路10可以应用于多种类型的集成电路中，例如易失性或非易失的存储器。例如DRAM、SDRAM、DDR、LPDDR等。在本公开提供的另一实施例中，以DRAM中的行冗余逻辑功能的实现为场景提供一种比较电路10的具体应用。

首先，DRAM中的行冗余功能是利用冗余行修复损坏的存储行（或称为字线），以提升芯片的良品率。这样，在DRAM每次对被选中的存储行执行某些操作（例如激活操作、读操作、写操作等）之前，均需要将目标行地址（即输入的行地址）与损坏行的地址库进行比对：（1）如果目标行地址与地址库中的所有损坏行均不相同，说明该存储行未经过修复，可直接以目标行地址为最终寻址信息进行操作；（2）如果目标行地址与地址库中的某一损坏行相同，说明该存储行经过修复，需要将其重新定位至修复该存储行的冗余行进行操作。

因此，DRAM需要利用地址比较器实现目标行地址和被修复行地址（即损坏行）之间的比较。参见图8和图9，其提供了一种地址比较器的结构示意图。地址比较器可以看作是由多个异或门、一个或门构成，具体接收目标行地址Row Address（包含多位子信号，可表示为Row Address[N-1:0]）、被修复行地址Row to Repair（包含多位子信号，可表示为Row toRepair[N-1:0]）、地址使能信号Address Valid和比较使能信号Compare Valid，在地址使能信号Address Valid有效后，地址比较器开始执行对目标行地址Row Address和被修复行地址Row to Repair的一致性比较；同时，地址比较器的输出端和一与门连接，在比较使能信号Compare Valid有效后，与门将比较结果Compare Result输出为目标结果信号。换句话说，地址使能信号Address Valid相当于前述的第一使能信号/第二使能信号，比较使能信号Compare Valid相当于前述的预设使能信号（相对于参考比较器）/第一结果信号（相对于主比较器）。特别的，被修复行地址Row to Repair是损坏行的地址库中的其中一个地址，DRAM中存在多个类似的地址比较器，从而实现地址的遍历比较。

请参见图10，其提供了地址比较器的信号时序示意图。如图10所示，比较使能信号Compare Valid信号需要在比较完成（即Compare Result具有有效参数）之后到来，否则会导致结果错误。同时，地址比较器进行信号比较所需的时间与输入的地址相关，输入地址中（即Row to Repair和Row Address）不同的子参数越多，比较的速度越快，即图10中的延时Delay越小。

简单来说，将目标行地址Row Address、被修复行地址Row to Repair进行比对需要一定的时间。为了保证比较结果的正确性，需要预留一定的等待时间才能读取比对结果，预留的等待时间过短则有出错的风险，预留的等待时间过长则影响性能。

本公开实施例提供的比较电路10则可以解决这一问题。也就是说，比较电路10应用于存储器，且比较电路10具体用于对本次操作选中的目标行地址和已存储的A个被替换行地址进行比较，以确定所述目标行地址指向的字线是否被替换；A为正整数。

相应的，如图11所示，参考单元11的数量为1，比较单元12的数量为A，即比较单元12_1~比较单元12_A；所有的比较单元12接收的第一待处理参数均是指目标行地址RowAddress（其具有N个子参数，即具体可以表示为Row Address[N-1:0]），第a个比较单元12_a接收的第二待处理参数是指第a个被替换行地址Row to Repair_a（其同样具有N个子参数Row to Repair_a[N-1:0]）；所有的比较单元12接收的第一结果信号Compare Result1均来自于参考单元11，a和A均为正整数，且a小于等于A。

也就是说，第1个比较单元12_1对目标行地址Row Address的N位子参数RowAddress[N-1:0]和第1个被替换行地址Row to Repair_1的N位子参数Row to Repair_1[N-1:0]进行一一对应地比较；第2个比较单元12_2对目标行地址Row Address的N位子参数RowAddress[N-1:0]和第2个被替换行地址Row to Repair_2[N-1:0]的N位子参数Row toRepair_2[N-1:0]进行一一对应地比较……参考单元11输出的第一结果信号CompareResult1用于对所有的比较单元12进行输出使能。

需要说明的是，参考单元11的两输入信号是固定存在1位不同的预设地址（即前述的第一预设参数和第二预设参数），例如0x0000和0x0001（x为多个0，具体取决于地址的总位数），参考单元11的比较使能信号Compare Valid固定为高电平，参考单元11输出的第一结果信号Compare Result1作为所有的比较单元12的比较使能信号Compare Valid。

请参见图12，在地址使能信号Address Valid有效后，参考单元11开始对如0x0000和0x0001进行比较，同时比较单元12对目标行地址和被修复行地址开始比较；由于参考单元11的比较使能信号Compare Valid固定为高电平，随着比较进程，参考单元11输出的第一结果信号Compare Result1逐渐变为高电平，说明参考单元11的一致性比较结束；对于比较单元12来说，在接收到高电平的第一结果信号Compare Result1后，其内部的比较结果Compare Result（相当于前述的第二结果信号）已经表征目标行地址和被修复行地址是否相同，因此可以将其输出为目标结果信号。这样，由于比较单元12和参考单元11的结构相同，而且参考单元11执行的是在该种PVT条件下最慢的一致性比较，利用参考单元11的输出结果对比较单元12进行输出使能，不仅能够满足最坏情况下的时序，而且还可以随着PVT条件的不同进行适应性变化。

特别的，在此应用场景中，第a个比较单元12的具体功能为：若行地址信号的N个子参数Row Address[N-1:0]和第a个被替换行地址的N个子参数Row to Repair_a[N-1:0]均对应相同，则控制第a个目标结果信号维持第三状态不变；若行地址信号的N个子参数RowAddress[N-1:0]和第a个被替换行地址的N个子参数Row to Repair_a [N-1:0]并非完全对应相同，则控制第a个目标结果信号由第三状态调整至第四状态。

在一些实施例中，存储器还包括判断模块（图中未示出）；判断模块，配置为接收A个目标结果信号，若A个目标结果信号均处于第四状态，则确定目标行地址指向的字线未被替换；若其中一个目标结果信号处于第三状态，则确定目标行地址指向的字线被替换；其中，判断模块进入使能状态的时刻晚于第一结果信号调整至第二状态的时刻。

这样，参考单元11和比较单元12具有相同的电路结构和端口，但是参考单元11的地址输入为固定值，比较使能信号Compare Valid也固定为高电平，在地址使能信号Address Valid到来后（参考单元11和比较单元12的该端口为同一个信号），参考单元11会在一段延迟之后输出比较结果，该比较结果作为其他比较单元12的比较使能信号CompareValid，可以恰好满足最坏情况下的时序。

在本公开的又一实施例中，参见图13，其示出了本公开实施例提供的一种存储器30组成结构示意图。如图13所示，存储器30至少包括前述的比较电路10。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (15)

1.一种比较电路，其特征在于，所述比较电路包括：

参考单元，配置为由第一时刻开始，对第一预设参数和第二预设参数进行一致性比较，产生并输出第一结果信号；其中，所述第一结果信号在所述第一时刻为第一状态，若所述第一结果信号由第一状态调整至第二状态，则表征所述参考单元完成所述一致性比较；

比较单元，与所述参考单元连接，配置为由第二时刻开始，对第一待处理参数和第二待处理参数进行一致性比较，产生第二结果信号；以及，在所述第一结果信号为第二状态时，将所述第二结果信号输出为目标结果信号；

其中，所述第二时刻不迟于所述第一时刻。

2.根据权利要求1所述的电路，其特征在于，

所述比较单元，还配置为在所述第一结果信号处于第一状态时，屏蔽所述第二结果信号。

3.根据权利要求1所述的电路，其特征在于，所述第一待处理参数和所述第二待处理参数具有相同数量的子参数；所述比较单元包括主比较器和第一输出器；

所述主比较器，配置为由第二时刻开始，对所述第一待处理参数的子参数和所述第二待处理参数的子参数一一对应地进行比较，产生所述第二结果信号；

所述第一输出器，与所述主比较器和所述参考单元连接，配置为接收所述第一结果信号和所述第二结果信号，对所述第一结果信号和所述第二结果信号进行逻辑运算，输出所述目标结果信号。

4.根据权利要求3所述的电路，其特征在于，所述第一预设参数和所述第二预设参数具有相同数量的子参数，所述参考单元包括参考比较器和第二输出器；

所述参考比较器，具体配置为由第一时刻开始，对所述第一预设参数的子参数和所述第二预设参数的子参数一一对应地进行比较，产生中间结果信号；

所述第二输出器，与所述参考比较器连接，配置为接收所述中间结果信号和预设使能信号；对所述中间结果信号和所述预设使能信号进行逻辑运算，输出所述第一结果信号；

其中，所述参考比较器与所述主比较器的结构相同，所述第二输出器与所述第一输出器的结构相同；所述预设使能信号处于有效状态以使得所述第一结果信号和所述中间结果信号的电平状态相同。

5.根据权利要求4所述的电路，其特征在于，

所述主比较器，具体配置为若所述第一待处理参数的子参数和所述第二待处理参数的子参数全部对应相同，则控制所述第二结果信号维持第三状态不变；若所述第一待处理参数的子参数和所述第二待处理参数的子参数存在对应不同的子参数，则控制所述第二结果信号由第三状态调整为第四状态。

6.根据权利要求5所述的电路，其特征在于，

所述参考比较器，具体配置为若所述第一预设参数的子参数和所述第二预设参数的子参数全部对应相同，则控制所述中间结果信号维持第一状态不变；若所述第一预设参数的子参数和所述第二预设参数的子参数存在对应不同的子参数，则控制所述中间结果信号由第一状态调整为第二状态；

其中，所述第一预设参数和所述第二预设参数被设置为有且仅有1位子参数对应不同。

7.根据权利要求4所述的电路，其特征在于，所述主比较器包括多个第一逻辑门和1个第二逻辑门；

第i个所述第一逻辑门的第一输入端接收所述第一待处理参数的第i个子参数，第i个所述第一逻辑门的第二输入端接收所述第二待处理参数的第i个子参数，每一所述第一逻辑门的输出端均与所述第二逻辑门的输入端连接，所述第二逻辑门的输出端输出第二结果信号，i为正整数；

其中，所述第一逻辑门至少包括以下器件中的一种：同或门、异或门，所述第二逻辑门至少包括以下器件中的一种：与门、或门、与非门、或非门。

8.根据权利要求7所述的电路，其特征在于，所述参考比较器包括多个第三逻辑门和1个第四逻辑门；

第j个所述第三逻辑门的第一输入端接收所述第一预设参数的第j个子参数，第j个所述第三逻辑门的第二输入端接收所述第二预设参数的第j个子参数，每一所述第三逻辑门的输出端均与所述第四逻辑门的输入端连接，所述第四逻辑门的输出端输出中间结果信号，j为正整数；

其中，所述第三逻辑门与所述第一逻辑门相同，所述第四逻辑门与所述第二逻辑门相同。

9.根据权利要求3所述的电路，其特征在于，在所述第一状态为低电平，所述第二状态高电平的情况下，所述第一输出器包括第一与门；

所述第一与门的第一输入端接收所述第一结果信号，所述第一与门的第二输入端接收所述第二结果信号，所述第一与门的输出端输出所述目标结果信号。

10.根据权利要求3所述的电路，其特征在于，在所述第一状态为高电平，所述第二状态低电平的情况下，所述第一输出器包括第一或门；

所述第一或门的第一输入端接收所述第一结果信号，所述第一或门的第二输入端接收所述第二结果信号，所述第一或门的输出端输出所述目标结果信号。

11.根据权利要求3所述的电路，其特征在于，

所述比较单元，还配置为在接收到第一复位信号时，将所述第二结果信号复位为第三状态；

所述参考单元，还配置为在接收到第二复位信号时，将所述第一结果信号复位为第一状态。

12.根据权利要求4所述的电路，其特征在于，

所述主比较器，还配置为接收第一使能信号，在所述第一使能信号有效后，开始执行对第一待处理参数和第二待处理参数的一致性比较；

所述参考比较器，还配置为接收第二使能信号，在所述第二使能信号有效后，开始执行对所述第一预设参数和所述第二预设参数的一致性比较；

其中，在所述第一时刻和所述第二时刻相同的情况下，所述第一使能信号和所述第二使能信号为同一信号。

13.根据权利要求1所述的电路，其特征在于，所述第一预设参数的子参数数量和所述第一待处理参数的子参数数量相同，且所述第二预设参数的子参数数量和所述第二待处理参数的子参数数量相同。

14.根据权利要求1-13任一项所述的电路，其特征在于，所述比较电路应用于存储器，且所述比较电路具体用于对本次操作选中的目标行地址和已存储的A个被替换行地址进行比较，以确定所述目标行地址指向的字线是否被替换；A为正整数；

相应的，所述参考单元的数量为1，所述比较单元的数量为A；所有的所述比较单元接收的所述第一待处理参数是指所述目标行地址，第a个所述比较单元接收的所述第二待处理参数是指第a个所述被替换行地址；所有的比较单元接收的所述第一结果信号均来自于所述参考单元，a和A均为正整数，且a小于等于A。

15.根据权利要求14所述的电路，其特征在于，所述存储器还包括判断模块；

所述判断模块，配置为接收A个所述目标结果信号，若A个所述目标结果信号均处于第四状态，则确定所述目标行地址指向的字线未被替换；若其中一个所述目标结果信号处于第三状态，则确定所述目标行地址指向的字线被替换；

其中，所述判断模块进入使能状态的时刻晚于所述第一结果信号调整至第二状态的时刻。

Images