CN116111985B - 数字滤波装置 - Google Patents

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CN116111985B CN202310376195.9A CN202310376195A CN116111985B CN 116111985 B CN116111985 B CN 116111985B CN 202310376195 A CN202310376195 A CN 202310376195A CN 116111985 B CN116111985 B CN 116111985B
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Abstract

本发明公开了一种数字滤波装置，包括：CIC滤波器和FIR滤波器；CIC滤波器包括：自减计数器、第一降采样信号产生电路、第二降采样信号产生电路、多级级联的滤波模块，FIR滤波器包括：第三降采样信号产生电路、M个加法器、加权系数产生电路和滤波电路。根据本发明实施例的数字滤波装置，可作为数字信号处理算法电路中的一种数字硬件实现；数字滤波装置具有可以配置实现数字抽取滤波降采样下变频算法的数字信号处理、实现CIC数字滤波算法和有符号数的FIR数字滤波算法的数据处理的IP模块；可集成于通信或半导体集成电路中，具有功耗低、通用性强、占用面积小、实时性、精准性、节约成本等。

Description

数字滤波装置
技术领域
本发明是关于数字滤波的技术领域，特别是关于一种数字滤波装置。
背景技术
在一些数字信号处理领域，特别是数字音频、视频、无线通信领域的数字***中，常常需要用到对数字信号进行处理的滤波器。且随着无线智能通信、信息多元化、以及语音、图像、自动控制、雷达、军事、航空航天、医疗和智能家电产品应用以及集成技术的发展，无线通信技术以及无线传输控制家居等技术发展，对于数字信号处理的实时性、快速性的要求越来越高，现有的滤波器以无法满足要求。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种数字滤波装置，其能够对数字信号处理具有稳定性高、精度准确、设计灵活、实现方便等特点。
为实现上述目的，本发明的实施例提供了一种数字滤波装置，包括：CIC滤波器和FIR滤波器；所述CIC滤波器包括：
自减计数器，用于基于时钟信号输出计数值；
第一降采样信号产生电路，基于计数值输出第一降采样信号，所述第一降采样信号产生电路包括第一非门、第一或非门、第二或非门、第三或非门、第四或非门、第五或非门、第一或门、第二或门、第一与门、第二与门、第三与门、第四与门、第五与门和第六与门；所述第一非门的输入端用于接收计数值，所述第一与门的第一输入端与第一非门的输出端相连；所述第一或非门的第一输入端和第二输入端用于接收计数值，所述第二与门的第一输入端与第一或非门的输出端相连；所述第二或非门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第三与门的第一输入端与第二或非门的输出端相连；所述第三或非门的第一输入端、第二输入端、第三输入端和第四输入端用于接收计数值，所述第四与门的第一输入端与第三或非门的输出端相连；所述第四或非门的第一输入端、第二输入端、第三输入端、第四输入端和第五输入端用于接收计数值，所述第五与门的第一输入端与第四或非门的输出端相连；所述第一或门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第二或门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第五或非门的第一输入端与第一或门的输出端相连，所述第五或非门的第二输入端与第二或门的输出端相连，所述第六与门的第一输入端与第五或非门的输出端相连；所述第一与门的第二输入端、第二与门的第二输入端、第三与门的第二输入端、第四与门的第二输入端、第五与门的第二输入端和第六与门的第二输入端用于接收使能信号；所述第一与门的输出端、第二与门的输出端、第三与门的输出端、第四与门的输出端、第五与门的输出端和第六与门的输出端用于输出第一降采样信号；
第二降采样信号产生电路，基于计数值输出第二降采样信号，所述第二降采样信号产生电路包括第七与门、第八与门、第九与门、第十与门、第十一与门、第十二与门、第十三与门、第十四与门、第十五与门、第十六与门、第十七与门、第十八与门、第十九与门、第二十与门、第二非门、第三非门、第四非门、第五非门、第六非门、第七非门、第八非门和第九非门；所述第九与门的第三输入端与第二非门的输出端相连，所述第十一与门的第三输入端与第三非门的输出端相连，所述第十三与门的第四输入端与第四非门的输出端相连，所述第十三与门的第五输入端与第五非门的输出端相连，所述第十六与门的第一输入端与第六非门的输出端相连，所述第十九与门的第一输入端与第七非门的输入端相连，所述第十九与门的第二输入端与第八非门的输出端相连，所述第十九与门的第四输入端与门的第九非门的输出端相连；
所述第七与门的第一输入端和第二输入端用于接收计数值，所述第九与门的第一输入端和第二输入端以及第二非门的输入端用于接收计数值，所述第十一与门的第一输入端、第二输入端和第四输入端以及第三非门的输入端用于接收计数值，所述第十三与门的第一输入端、第二输入端和第三输入端以及第四非门的输入端、第五非门的输入端用于接收计数值，所述第十五与门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第十六与门的第二输入端和第三输入端以及第六非门的输入端用于接收计数值，所述第十八与门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第十九与门的第三输入端以及第七非门的输入端、第八非门的输入端和第九非门的输入端用于接收计数值；所述第八与门的第一输入端与第七与门的输出端相连，所述第十与门的第一输入端与第九与门的输出端相连，所述第十二与门的第一输入端与第十一与门的输出端相连，所述第十四与门的第一输入端与第十三与门的输出端相连，所述第十七与门的第一输入端与第十五与门的输出端相连，所述第十七与门的第二输入端与第十六与门的输出端相连，所述第二十与门的第一输入端与第十八与门的输出端相连，所述第二十与门的第二输入端与第十九与门的输出端相连；所述第八与门的第二输入端、第十与门的第二输入端、第十二与门的第二输入端、第十四与门的第二输入端、第十七与门的第三输入端和第二十与门的第三输入端用于接收使能信号；所述第八与门的输出端、第十与门的输出端、第十二与门的输出端、第十四与门的输出端、第十七与门的输出端和第二十与门的输出端用于输出第二降采样信号；
多级级联的滤波模块，第一级滤波模块用于基于第一降采样信号对输入信号进行滤波处理而输出滤波信号，后一级滤波模块用于基于第一降采样信号和第二降采样信号对前一级滤波模块输出的滤波信号进行再次滤波处理而输出对应的滤波信号；
所述FIR滤波器包括：
第三降采样信号产生电路，包括N个级联的D触发器，N为大于或等于2的自然数，第一级D触发器用于基于时钟信号对输入信号进行处理而输出抽头系数，后一级的D触发器用于基于时钟信号对前一级D触发器输出的抽头系数进行再次处理而输出对应的抽头系数；
M个加法器，用于将对称的两个D触发器输出的抽头系数进行求和逻辑运算以输出对应的逻辑信号，M为等于N/2的整数部分；
加权系数产生电路，用于基于部分逻辑信号输出加权系数；
滤波电路，用于基于加权系数和部分抽头系数进行滤波而输出滤波信号。
在本发明的一个或多个实施例中，所述滤波模块包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第二十一与门、第二十二与门、第二十三与门、第二十四与门、第二十五与门、第一移位寄存器、第二移位寄存器、第三或门、第四或门和第五或门；
所述第二十一与门的第一输入端用于接收1’b1或者第一降采样信号，所述第二十一与门的第二输入端用于接收输入信号或者与上一级D触发器的Q输出端相连，所述第一D触发器的D输入端与第二十一与门的输出端相连，所述第二十二与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十二与门的第二输入端与第一D触发器的Q输出端相连，所述第二D触发器的D输入端与第二十二与门的输出端，所述第二十三与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十三与门的第二输入端与第二D触发器的Q输出端相连，所述第三D触发器的D输入端与第二十三与门的输出端相连；
所述第二十四与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十四与门的第二输入端用于接收输入信号或者与上一级D触发器的Q输出端相连，所述第四D触发器的D输入端与第二十四与门的输出端相连，所述第二十五与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十五与门的第二输入端与第四D触发器的Q输出端相连，所述第五D触发器的D输入端与第二十五与门的输出端相连；
所述第一移位寄存器的输入端与第五D触发器的Q输出端相连，所述第三或门的第一输入端与第四D触发器的Q输出端相连，所述第三或门的第二输入端与第五D触发器的Q输出端相连，所述第三或门的第三输入端与第一移位寄存器的输出端相连，所述第二移位寄存器的输入端与第二D触发器的Q输出端相连，所述第四或门的第一输入端与第二D触发器的Q输出端相连，所述第四或门的第二输入端与第三D触发器的Q输出端相连，所述第四或门的第三输入端与第二移位寄存器的输出端相连，所述第五或门的第一输入端与第三或门的输出端相连，所述第五或门的第二输入端与第四或门的输出端相连，所述第五或门的输出端用于输出滤波信号。
在本发明的一个或多个实施例中，所述第三降采样信号产生电路包括相互级联的第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第十四D触发器、第十五D触发器、第十六D触发器、第十七D触发器、第十八D触发器、第十九D触发器和第二十D触发器。
在本发明的一个或多个实施例中，所述加法器包括第一加法器、第二加法器、第三加法器、第四加法器、第五加法器、第六加法器和第七加法器；
所述第一加法器的第一输入端与第六D触发器的Q输出端相连，所述第一加法器的第二输入端与第二十D触发器的Q输出端相连，所述第二加法器的第一输入端与第七D触发器的Q输出端相连，所述第二加法器的第二输入端与第十九D触发器的Q输出端相连，所述第三加法器的第一输入端与第八D触发器的Q输出端相连，所述第三加法器的第二输入端与第十八D触发器的Q输出端相连，所述第四加法器的第一输入端与第九D触发器的Q输出端相连，所述第四加法器的第二输入端与第十七D触发器的Q输出端相连，所述第五加法器的第一输入端与第十D触发器的Q输出端相连，所述第五加法器的第二输入端与第十六D触发器的Q输出端相连，所述第六加法器的第一输入端与第十一D触发器的Q输出端相连，所述第六加法器的第二输入端与第十五D触发器的Q输出端相连，所述第七加法器的第一输入端与第十二D触发器的Q输出端相连，所述第七加法器的第二输入端与第十四D触发器的Q输出端相连；
所述第一加法器的输出端、第二加法器的输出端、第三加法器的输出端、第四加法器的输出端、第五加法器的输出端、第六加法器的输出端和第七加法器的输出端用于输出逻辑信号。
在本发明的一个或多个实施例中，所述加权系数产生电路包括第三移位寄存器、第四移位寄存器、第五移位寄存器、第六移位寄存器、第七移位寄存器、第八移位寄存器、第九移位寄存器、第一取补码模块、第二取补码模块、第三取补码模块、第八加法器、第九加法器、第十加法器和第十一加法器；
所述第三移位寄存器的输入端与第二加法器的输出端相连，所述第四移位寄存器的输入端与第三加法器的输出端相连，所述第八加法器的第一输入端与第四移位寄存器的输出端相连，所述第八加法器的第二输入端与第三加法器的输出端相连，所述第一取补码模块的输入端与第八加法器的输出端相连，所述第五移位寄存器的输入端与第四加法器的输出端相连，所述第九加法器的第一输入端与第五移位寄存器的输出端相连，所述第九加法器的第二输入端与第四加法器的输出端相连，所述第二取补码模块的输入端与第九加法器的输出端相连，所述第六移位寄存器的输入端与第六加法器的输出端相连，所述第七移位寄存器的输入端与第六加法器的输出端相连，所述第三取补码模块的输入端与第七移位寄存器的输出端相连，所述第十加法器的第一输入端与第六移位寄存器的输出端相连，所述第十加法器的第二输入端与第三取补码模块的输出端相连，所述第八移位寄存器的输入端和第九移位寄存器的输入端与第七加法器的输出端相连，所述第十一加法器的第一输入端与第八移位寄存器的输出端相连，所述第十一加法器的第二输入端与第九移位寄存器的输出端相连；
所述第三移位寄存器的输出端、第一取补码模块的输出端、第二取补码模块的输出端、第十加法器的输出端和第十一加法器的输出端用于输出加权系数。
在本发明的一个或多个实施例中，所述滤波电路包括第十移位寄存器、第十一移位寄存器、第十二移位寄存器、第十二加法器、第十三加法器、第十四加法器和第十五加法器；
所述第十移位寄存器的输入端、第十一移位寄存器的输入端、第十二移位寄存器的输入端与第十三D触发器的Q输出端相连，所述第十二加法器的第一输入端与第十移位寄存器的输出端相连，所述第十二加法器的第二输入端与第十一移位寄存器的输出端相连，所述第十二加法器的第三输入端与第十二移位寄存器的输出端相连；
所述第十三加法器的第一输入端与第一加法器的输出端相连，所述第十三加法器的第二输入端与第一取补码模块的输出端相连，所述第十三加法器的第三输入端与第五加法器的输出端相连，所述第十三加法器的第四输入端与第十一加法器的输出端相连，所述第十四加法器的第一输入端与第三移位寄存器的输出端相连，所述第十四加法器的第二输入端与第二取补码模块的输出端相连，所述第十四加法器的第三输入端与第十加法器的输出端相连，所述第十四加法器的第四输入端与第十二加法器的输出端相连，所述第十五加法器的第一输入端与第十三加法器的输出端相连，所述第十五加法器的第二输入端与第十四加法器的输出端相连，所述第十五加法器的输出端用于输出滤波信号。
在本发明的一个或多个实施例中，所述自减计数器用于从7比特自减计数到0的周期循环计数。
本发明还公开了一种芯片，包括所述的数字滤波装置。
与现有技术相比，根据本发明实施例的数字滤波装置，可作为具有对数字信号进行滤波功能特性的数字滤波器电路，可进行信号处理的特定频率的选择传输和消除信号的频率混叠及干扰。
根据数字滤波装置进行数字下变频抽取滤波控制，完成对数字信号进行采样、相关、卷积、自适应滤波等控制。
根据本发明实施例的数字滤波装置，可作为数字信号处理算法电路中的一种数字硬件实现；数字滤波装置具有可以配置实现数字抽取滤波降采样下变频算法的数字信号处理、实现CIC数字滤波算法和有符号数的FIR数字滤波算法的数据处理的IP模块；可集成于通信或半导体集成电路中，具有功耗低、通用性强、占用面积小、实时性、精准性、节约成本等。
根据本发明实施例的数字滤波装置，通过CIC滤波器实现数字下变频抽取滤波器，并根据配置的数字信号处理，通过CIC滤波器实现数字信号的频率滤波和消除音视频信号的频谱混叠及干扰现象；通过FIR滤波器可以广泛应用于各类数字信号处理***中的卷积、相关、自适应滤波、正交插值等信号处理。
根据本发明实施例的数字滤波装置，通过不同的滤波传输结构控制实现不同的滤波特性应用，通过数字硬件滤波器设计可改变信号中所含频率分量的相对比例或滤除某些频率分量应用，并通过不同的数字滤波器算法达到数字下变频抽取，并对频率进行选择滤波特性，进而控制不同的频域特性传输实现低通、高通、带通、带阻、全通滤波器等特性，并可达到特定系数的增益特性，具有严格的线性相位特性具有稳定性强、精度高、灵活性高、低成本、实时性、精准性等需求。
附图说明
图1是根据本发明的CIC滤波器的结构框图。
图2是根据本发明的自减计数器的结构框图。
图3是根据本发明的第一降采样信号产生电路的电路结构图。
图4是根据本发明的第二降采样信号产生电路的电路结构图。
图5是根据本发明的多级级联的滤波模块的结构框图。
图6是根据本发明的滤波模块的结构示意图。
图7是根据本发明的第三降采样信号产生电路的电路结构图。
图8是根据本发明的七个加法器的结构示意图。
图9是根据本发明的加权系数产生电路的结构示意图。
图10是根据本发明的滤波电路的结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
说明书中的“耦接”或“连接”或“相连”既包含直接连接，也包含间接连接。间接连接为通过中间媒介进行的连接，如通过电传导媒介进行的连接，其可具有寄生电感或寄生电容；间接连接还可包括在实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。另外，在本发明中，例如“第一”、“第二”之类的词语主要用于区分一个技术特征与另一个技术特征，而并不一定要求或暗示这些技术特征之间存在某种实际的关系、数量或者顺序。
一种数字滤波装置，包括：CIC滤波器和FIR滤波器。
CIC滤波器是先进行抗混叠，然后再进行抽取。在通信数字信号上下变频时，经常会用到对数字信号的升采样和降采样设计，CIC级联积分梳状滤波器，是由积分器和梳状滤波器级联结构而得。由于滤波器系数为1，无需对系数进行存储，无需乘法器，在设置抽取/插值因子时而不改变滤波器整体结构。CIC滤波器包括两个结构：积分结构和梳状结构，每一级CIC滤波器都由积分器和梳状滤波器组成，积分器实质上就是累加器，累加过程则会存在溢出情况，需进行合理的计算位宽，每一级CIC滤波器的累加器位宽为输入的比特数和用于表示抽头的原型滤波器的抽取倍数和级联级数进行处理后的计算公式。7个相同的CIC级联梳状滤波器，实现的数字滤波器对输入数据最终实现如下的计算公式：
TF1234567=(1-z-128/1-z-1)3
具体的，第一级CIC滤波器实现对输入数据进行如下的算法：
TF1=(1+3z-2)+z-1(3+z-2)=1+3z-1+3z-2+z-3=(1+z-1)3
第二级CIC滤波器通过降采样实现对输入数据实现：
TF2=(1+3z-4)+z-2(3+z-4)=(1+z-2)3
由于第一级CIC滤波器的输出连接到第二级CIC滤波器的输入，经过第二级CIC滤波器电路后实现对输入数据变化的计算公式结果：
TF12=(1+z-1)3(1+z-2)3=(1+z-1+z-2+z-3)3=(1-z-4/1-z-1)3
同理第三级CIC滤波器通过降采样对输入数据实现：
TF3=(1+3z-8)+z-4(3+z-8)=(1+z-4)3
而且同理由于第二级的CIC滤波器输出和第三级的CIC滤波器的输入进行级联，经过第三级CIC滤波器电路后，实现对输入数据的计算公式：
TF123=(1-z-4/1-z-1)3(1+z-4)3=(1-z-8/1-z-1)3
同理可以推理出经过第七级CIC滤波器电路后，实现对输入数据的计算公式如下：
TF1234567=(1-z-128/1-z-1)3
CIC滤波器包括：自减计数器、第一降采样信号产生电路、第二降采样信号产生电路和多级级联的滤波模块。
如图2所示，自减计数器用于基于时钟信号clk输出计数值[6:0]；自减计数器用于从7比特自减计数到0的周期循环计数，根据计数值进行不同级数的滤波模块抽取控制，实现对不同级的滤波模块降采样。
第一降采样信号产生电路基于计数值[6:0]输出第一降采样信号coun1~6。
如图3所示，第一降采样信号产生电路包括第一非门、第一或非门、第二或非门、第三或非门、第四或非门、第五或非门、第一或门、第二或门、第一与门、第二与门、第三与门、第四与门、第五与门和第六与门。
第一非门的输入端用于接收计数值[0]，第一与门的第一输入端与第一非门的输出端相连，第一与门的第二输入端用于接收使能信号en，第一与门的输出端用于输出第一降采样信号coun1。
第一或非门的第一输入端用于接收计数值[0]，第一或非门的第二输入端用于接收计数值[1]，第二与门的第一输入端与第一或非门的输出端相连，第二与门的第二输入端用于接收使能信号en，第二与门的输出端用于输出第一降采样信号coun2。
第二或非门的第一输入端用于接收计数值[0]，第二或非门的第二输入端用于接收计数值[1]，第二或非门的第三输入端用于接收计数值[2]，第三与门的第一输入端与第二或非门的输出端相连，第三与门的第二输入端用于接收使能信号en，第三与门的输出端用于输出第一降采样信号coun3。
第三或非门的第一输入端用于接收计数值[0]，第三或非门的第二输入端用于接收计数值[1]，第三或非门的第三输入端用于接收计数值[2]，第三或非门的第四输入端用于接收计数值[3]，第四与门的第一输入端与第三或非门的输出端相连，第四与门的第二输入端用于接收使能信号en，第四与门的输出端用于输出第一降采样信号coun4。
第四或非门的第一输入端用于接收计数值[0]，第四或非门的第二输入端用于接收计数值[1]，第四或非门的第三输入端用于接收计数值[2]，第四或非门的第四输入端用于接收计数值[3]，第四或非门的第五输入端用于接收计数值[4]，第五与门的第一输入端与第四或非门的输出端相连，第五与门的第二输入端用于接收使能信号en，第五与门的输出端用于输出第一降采样信号coun5。
第一或门的第一输入端用于接收计数值[0]，第一或门的第二输入端用于接收计数值[1]，第一或门的第三输入端用于接收计数值[2]，第二或门的第一输入端用于接收计数值[3]，第二或门的第二输入端用于接收计数值[4]，第二或门的第三输入端用于接收计数值[5]，第五或非门的第一输入端与第一或门的输出端相连，第五或非门的第二输入端与第二或门的输出端相连，第六与门的第一输入端与第五或非门的输出端相连，第六与门的第二输入端用于接收使能信号en，第六与门的输出端用于输出第一降采样信号coun6。
第二降采样信号产生电路基于计数值[6:0]输出第二降采样信号coup1~6。
如图4所示，第二降采样信号产生电路包括第七与门、第八与门、第九与门、第十与门、第十一与门、第十二与门、第十三与门、第十四与门、第十五与门、第十六与门、第十七与门、第十八与门、第十九与门、第二十与门、第二非门、第三非门、第四非门、第五非门、第六非门、第七非门、第八非门和第九非门。
具体的，第九与门的第三输入端与第二非门的输出端相连，第十一与门的第三输入端与第三非门的输出端相连，第十三与门的第四输入端与第四非门的输出端相连，第十三与门的第五输入端与第五非门的输出端相连，第十六与门的第一输入端与第六非门的输出端相连，第十九与门的第一输入端与第七非门的输入端相连，第十九与门的第二输入端与第八非门的输出端相连，第十九与门的第四输入端与门的第九非门的输出端相连。
第七与门的第一输入端和第二输入端用于接收计数值[6:0]，第八与门的第一输入端与第七与门的输出端相连，第八与门的第二输入端用于接收使能信号en，第八与门的输出端用于输出第二降采样信号coup1。
第九与门的第一输入端和第二输入端以及第二非门的输入端用于接收计数值[6:0]，第十与门的第一输入端与第九与门的输出端相连，第十与门的第二输入端用于接收使能信号en，第十与门的输出端用于输出第二降采样信号coup2。
第十一与门的第一输入端、第二输入端和第四输入端以及第三非门的输入端用于接收计数值[6:0]，第十二与门的第一输入端与第十一与门的输出端相连，第十二与门的第二输入端用于接收使能信号en，第十二与门的输出端用于输出第二降采样信号coup3。
第十三与门的第一输入端、第二输入端和第三输入端以及第四非门的输入端、第五非门的输入端用于接收计数值[6:0]，第十四与门的第一输入端与第十三与门的输出端相连，第十四与门的第二输入端用于接收使能信号en，第十四与门的输出端用于输出第二降采样信号coup4。
第十五与门的第一输入端、第二输入端和第三输入端用于接收计数值[6:0]，第十六与门的第二输入端和第三输入端以及第六非门的输入端用于接收计数值[6:0]，第十七与门的第一输入端与第十五与门的输出端相连，第十七与门的第二输入端与第十六与门的输出端相连，第十七与门的第三输入端用于接收使能信号en，第十七与门的输出端用于输出第二降采样信号coup5。
第十八与门的第一输入端、第二输入端和第三输入端用于接收计数值[6:0]，第十九与门的第三输入端以及第七非门的输入端、第八非门的输入端和第九非门的输入端用于接收计数值[6:0]，第二十与门的第一输入端与第十八与门的输出端相连，第二十与门的第二输入端与第十九与门的输出端相连，第二十与门的第三输入端用于接收使能信号en，第二十与门的输出端用于输出第二降采样信号coup6。
第一级滤波模块用于基于第一降采样信号coun1~6对输入信号d_in进行滤波处理而输出滤波信号do1[3:0]。后一级滤波模块用于基于第一降采样信号coun1~6和第二降采样信号coup1~6对前一级滤波模块输出的滤波信号进行再次滤波处理而输出对应的滤波信号。通过第一降采样信号coun1~6和第二降采样信号coup1~6控制不同级数的滤波模块的降采样信号控制采取和滤波积分累加。
如图5所示，滤波模块设有级联的七个。如图6所示，每个滤波模块包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5、第二十一与门、第二十二与门、第二十三与门、第二十四与门、第二十五与门、第一移位寄存器、第二移位寄存器、第三或门、第四或门和第五或门。
结合图6和图5所示，若该滤波模块为第一级滤波模块，则第二十一与门的第一输入端用于接收1’b1，第二十一与门的第二输入端用于接收输入信号d_in，第一D触发器D1的D输入端与第二十一与门的输出端相连。
第二十二与门的第一输入端用于接收第一降采样信号coun1，第二十二与门的第二输入端与第一D触发器D1的Q输出端相连，第二D触发器D2的D输入端与第二十二与门的输出端。
第二十三与门的第一输入端用于接收第一降采样信号coun1，第二十三与门的第二输入端与第二D触发器D2的Q输出端相连，第三D触发器D3的D输入端与第二十三与门的输出端相连。
第二十四与门的第一输入端用于接收第一降采样信号coun1，第二十四与门的第二输入端用于接收输入信号d_in，第四D触发器D4的D输入端与第二十四与门的输出端相连，第二十五与门的第一输入端用于接收第一降采样信号coun1，第二十五与门的第二输入端与第四D触发器D4的Q输出端相连，第五D触发器D5的D输入端与第二十五与门的输出端相连。
第一移位寄存器的输入端与第五D触发器D5的Q输出端相连，第一移位寄存器用于将第五D触发器D5的Q输出端输出的信号x11_tp右移1位。第三或门的第一输入端与第四D触发器D4的Q输出端相连，第三或门的第二输入端与第五D触发器D5的Q输出端相连，第三或门的第三输入端与第一移位寄存器的输出端相连。
第二移位寄存器的输入端与第二D触发器D2的Q输出端相连，第二移位寄存器用于将第二D触发器D2的Q输出端输出的信号d2右移1位。第四或门的第一输入端与第二D触发器D2的Q输出端相连，第四或门的第二输入端与第三D触发器D3的Q输出端相连，第四或门的第三输入端与第二移位寄存器的输出端相连。
第五或门的第一输入端与第三或门的输出端相连，第五或门的第二输入端与第四或门的输出端相连，第五或门的输出端用于输出滤波信号dout。
若该滤波模块为第二级滤波模块，则对应的第二十一与门的第一输入端用于接收第一降采样信号coun1，第二十一与门的第二输入端与第一级滤波模块的输出端相连。第二十二与门的第一输入端、第二十四与门的第一输入端、第二十五与门的第一输入端、第二十三与门的第一输入端用于接收第二降采样信号coup1。若该滤波模块为第三级、第四、第五、第六和第七滤波模块，则依次类推，依次接收第一降采样信号coun2~6，第二降采样信号coup2~6。
如图6所示，输入输出位宽由每一级计算防溢出控制而有不同的定义，另外各与门的降采样信号接口连接信号不同，单内部逻辑电路结构原理相同。图6中，主要由降采样控制的D触发器控制，根据D触发器降采样结果进行移位寄存器移位控制，实现倍数系数和相应的加法而实现相应的加权系数控制。
CIC滤波器会导致通带的弯曲下垂，而且级联越多级，问题越严重。常常会导致通带变窄和过渡带变宽等问题，有时候会需要在CIC滤波器后面级联一个额外的补偿滤波器，对于CIC滤波器，需要设计一个非递归的FIR滤波器进行补偿。FIR滤波器将一组输入序列转变为另一组输出数据序列，从而实现时域或频域中信号属性的改变。FIR滤波器的工作原理是用一系列的常数（称为抽头系数）乘以一系列最新的n个数据采样，并对所得到的数组的单元进行求和。通过改变系数和滤波器抽头数目的加权（值），FIR滤波器实际上可实现几乎任何所需的频率响应特性。在其他实施例中，CIC滤波器和FIR滤波器也可以单独使用，即两者可以在不同的两个***中使用。
在本实施例中，对多级级联的滤波模块输出的信号do7[21:0]进行校正运算，取信号do7[21:0]中的14位即为信号do7[20:7]而输入至FIR滤波器的输入端；如果do7[21]为1则对应的取值为14’h3fff；如果信号do7[20:7]为14’h3fff，则对应的取值为14’h3fff，否则取值（do7[20:7]+ do7[6]）。
FIR滤波器包括：第三降采样信号产生电路、M个加法器和滤波电路。在本实施例中，第三降采样信号产生电路对应14位数据而设置有14组。
每个第三降采样信号产生电路包括N个级联的D触发器，N为大于或等于2的自然数，第一级D触发器用于基于时钟信号clk对输入信号datain进行处理而输出抽头系数，后一级的D触发器用于基于时钟信号clk对前一级D触发器输出的抽头系数进行再次处理而输出对应的抽头系数。
如图7所示，在本实施例中，N为15，具体的，第三降采样信号产生电路包括相互级联的第六D触发器D6、第七D触发器D7、第八D触发器D8、第九D触发器D9、第十D触发器D10、第十一D触发器D11、第十二D触发器D12、第十三D触发器D13、第十四D触发器D14、第十五D触发器D15、第十六D触发器D16、第十七D触发器D17、第十八D触发器D18、第十九D触发器D19和第二十D触发器D20。
第六D触发器D6的D输入端用于接收输入信号datain[13：0]，在本实施例中，输入信号datain[13：0]即为信号do7[20:7]。第六D触发器D6的Q输出端用于输出抽头系数z_0[13：0]，第七D触发器D7用于输出抽头系数z_1[13：0]，第八D触发器D8用于输出抽头系数z_2[13：0]，第九D触发器D9用于输出抽头系数z_3[13：0]，第十D触发器D10用于输出抽头系数z_4[13：0]，第十一D触发器D11用于输出抽头系数z_5[13：0]，第十二D触发器D12用于输出抽头系数z_6[13：0]，第十三D触发器D13用于输出抽头系数z_7[13：0]，第十四D触发器D14用于输出抽头系数z_8[13：0]，第十五D触发器D15用于输出抽头系数z_9[13：0]，第十六D触发器D16用于输出抽头系数z_10[13：0]，第十七D触发器D17用于输出抽头系数z_11[13：0]，第十八D触发器D18用于输出抽头系数z_12[13：0]，第十九D触发器D19用于输出抽头系数z_13[13：0]，第二十D触发器D20用于输出抽头系数z_14[13：0]。
M个加法器用于将对称的两个D触发器输出的抽头系数进行求和逻辑运算以输出对应的逻辑信号，M为等于N/2的整数部分。
如图8所示，本实施例中，M为7，具体的，加法器包括第一加法器、第二加法器、第三加法器、第四加法器、第五加法器、第六加法器和第七加法器。
第一加法器的第一输入端与第六D触发器D6的Q输出端相连以接收抽头系数z_0[13：0]，第一加法器的第二输入端与第二十D触发器D20的Q输出端相连以接收抽头系数z_14[13：0]，第一加法器的输出端用于输出逻辑信号z_0_14_sum[14：0]。
第二加法器的第一输入端与第七D触发器D7的Q输出端相连以接收抽头系数z_1[13：0]，第二加法器的第二输入端与第十九D触发器D19的Q输出端相连以接收抽头系数z_13[13：0]，第二加法器的输出端用于输出逻辑信号z_1_13_sum[14：0]。
第三加法器的第一输入端与第八D触发器D8的Q输出端相连以接收抽头系数z_2[13：0]，第三加法器的第二输入端与第十八D触发器的Q输出端相连以接收抽头系数z_12[13：0]，第三加法器的输出端用于输出逻辑信号z_2_12_sum[14：0]。
第四加法器的第一输入端与第九D触发器D9的Q输出端相连以接收抽头系数z_3[13：0]，第四加法器的第二输入端与第十七D触发器D17的Q输出端相连以接收抽头系数z_11[13：0]，第四加法器的输出端用于输出逻辑信号z_3_11_sum[14：0]。
第五加法器的第一输入端与第十D触发器D10的Q输出端相连以接收抽头系数z_4[13：0]，第五加法器的第二输入端与第十六D触发器D16的Q输出端相连以接收抽头系数z_10[13：0]，第五加法器的输出端用于输出逻辑信号z_4_10_sum[14：0]。
第六加法器的第一输入端与第十一D触发器D11的Q输出端相连以接收抽头系数z_5[13：0]，第六加法器的第二输入端与第十五D触发器D15的Q输出端相连以接收抽头系数z_9[13：0]，第六加法器的输出端用于输出逻辑信号z_5_9_sum[14：0]。
第七加法器的第一输入端与第十二D触发器D12的Q输出端相连以接收抽头系数z_6[13：0]，第七加法器的第二输入端与第十四D触发器D14的Q输出端相连以接收抽头系数z_8[13：0]，第七加法器的输出端用于输出逻辑信号z_6_8_sum[14：0]。
加权系数产生电路用于基于部分逻辑信号输出加权系数。
如图9所示，加权系数产生电路包括第三移位寄存器、第四移位寄存器、第五移位寄存器、第六移位寄存器、第七移位寄存器、第八移位寄存器、第九移位寄存器、第一取补码模块、第二取补码模块、第三取补码模块、第八加法器、第九加法器、第十加法器和第十一加法器。
第三移位寄存器的输入端与第二加法器的输出端相连以接收逻辑信号z_1_13_sum[14：0]，第三移位寄存器用于将逻辑信号z_1_13_sum[14：0]左移位1位，第三移位寄存器的输出端用于输出加权系数x2_z113s[15：0]。
第四移位寄存器的输入端与第三加法器的输出端相连以接收逻辑信号z_2_12_sum[14：0]，第四移位寄存器用于将逻辑信号z_2_12_sum[14：0]左移位2位，第八加法器的第一输入端与第四移位寄存器的输出端相连，第八加法器的第二输入端与第三加法器的输出端相连以接收逻辑信号z_2_12_sum[14：0]，第一取补码模块的输入端与第八加法器的输出端相连，第一取补码模块的输出端用于输出加权系数nx5_z212s[17：0]。
第五移位寄存器的输入端与第四加法器的输出端相连以接收逻辑信号z_3_11_sum[14：0]，第五移位寄存器用于将逻辑信号z_3_11_sum[14：0]左移位3位，第九加法器的第一输入端与第五移位寄存器的输出端相连，第九加法器的第二输入端与第四加法器的输出端相连，第二取补码模块的输入端与第九加法器的输出端相连，第二取补码模块的输出端用于输出加权系数nx9_z313s[18：0]。
第六移位寄存器的输入端与第六加法器的输出端相连以接收逻辑信号z_5_9_sum[14：0]，第六移位寄存器用于将逻辑信号z_5_9_sum[14：0]左移位5位，第七移位寄存器的输入端与第六加法器的输出端相连以接收逻辑信号z_5_9_sum[14：0]左移位1位，第三取补码模块的输入端与第七移位寄存器的输出端相连，第十加法器的第一输入端与第六移位寄存器的输出端相连，第十加法器的第二输入端与第三取补码模块的输出端相连，第十加法器的输出端用于输出加权系数x30_z59s[19：0]。
第八移位寄存器的输入端和第九移位寄存器的输入端与第七加法器的输出端相连以接收逻辑信号z_6_8_sum[14：0]，第八移位寄存器用于将逻辑信号z_6_8_sum[14：0]左移位6位，第九移位寄存器用于将逻辑信号左移位1位，第十一加法器的第一输入端与第八移位寄存器的输出端相连，第十一加法器的第二输入端与第九移位寄存器的输出端相连，第十一加法器的输出端用于输出加权系数x66_z68s[21：0]。
滤波电路用于基于加权系数和部分抽头系数进行滤波而输出滤波信号。
如图10所示，滤波电路包括第十移位寄存器、第十一移位寄存器、第十二移位寄存器、第十二加法器、第十三加法器、第十四加法器和第十五加法器。
第十移位寄存器的输入端、第十一移位寄存器的输入端、第十二移位寄存器的输入端与第十三D触发器D13的Q输出端相连以接收抽头系数z_7[13：0]，第十二加法器的第一输入端与第十移位寄存器的输出端相连，第十移位寄存器用于将抽头系数z_7[13：0]左移位6位，第十二加法器的第二输入端与第十一移位寄存器的输出端相连，第十一移位寄存器用于将抽头系数z_7[13：0]左移位4位，第十二加法器的第三输入端与第十二移位寄存器的输出端相连，第十二移位寄存器用于将抽头系数z_7[13：0]左移位1位，第十二加法器的输出端用于输出信号x82_z7[20：0]。
第十三加法器的第一输入端与第一加法器的输出端相连以接收逻辑信号z_0_14_sum[14：0]，第十三加法器的第二输入端与第一取补码模块的输出端相连以接收加权系数nx5_z212s[17：0]，第十三加法器的第三输入端与第五加法器的输出端相连以接收逻辑信号z_4_10_sum[14：0]，第十三加法器的第四输入端与第十一加法器的输出端相连以接收加权系数x66_z68s[15：0]。
第十四加法器的第一输入端与第三移位寄存器的输出端相连以接收加权系数x2_z113s[15：0]，第十四加法器的第二输入端与第二取补码模块的输出端相连以接收加权系数nx9_z313s[18：0]，第十四加法器的第三输入端与第十加法器的输出端相连以接收加权系数x30_z59s[19：0]，第十四加法器的第四输入端与第十二加法器的输出端相连以接收第十二加法器的输出信号x82_z7[20：0]，第十五加法器的第一输入端与第十三加法器的输出端相连，第十五加法器的第二输入端与第十四加法器的输出端相连，第十五加法器的输出端用于输出滤波信号Y(xn) [21：0]。
图7~图10共同实现了直接型FIR滤波器，根据公式加权系数等可以修改相应的加法结构实现不同加权系数的FIR滤波器公式结构，图7主要示意通过D触发器进行不同降采样系数的实现。图8~图10示出的是进行符号数的FIR滤波器，通过取补码模块进行一些计算减法等采样补码计算，另外根据计算扩展位宽需要对有符号数的扩展符号位，对于不同的系数加权同样需要通过移位寄存器和加法器共同控制实现，结果实现直接型FIR数字滤波器控制，根据结果再进行移位，可实现相应的除以加权系数结果，其他加权系数控制逻辑原理相同。
本发明还公开了一种芯片，包括上述的数字滤波装置。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (8)

1.一种数字滤波装置，其特征在于，包括：CIC滤波器和FIR滤波器；所述CIC滤波器包括：
自减计数器，用于基于时钟信号输出计数值；
第一降采样信号产生电路，基于计数值输出第一降采样信号，所述第一降采样信号产生电路包括第一非门、第一或非门、第二或非门、第三或非门、第四或非门、第五或非门、第一或门、第二或门、第一与门、第二与门、第三与门、第四与门、第五与门和第六与门；所述第一非门的输入端用于接收计数值，所述第一与门的第一输入端与第一非门的输出端相连；所述第一或非门的第一输入端和第二输入端用于接收计数值，所述第二与门的第一输入端与第一或非门的输出端相连；所述第二或非门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第三与门的第一输入端与第二或非门的输出端相连；所述第三或非门的第一输入端、第二输入端、第三输入端和第四输入端用于接收计数值，所述第四与门的第一输入端与第三或非门的输出端相连；所述第四或非门的第一输入端、第二输入端、第三输入端、第四输入端和第五输入端用于接收计数值，所述第五与门的第一输入端与第四或非门的输出端相连；所述第一或门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第二或门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第五或非门的第一输入端与第一或门的输出端相连，所述第五或非门的第二输入端与第二或门的输出端相连，所述第六与门的第一输入端与第五或非门的输出端相连；所述第一与门的第二输入端、第二与门的第二输入端、第三与门的第二输入端、第四与门的第二输入端、第五与门的第二输入端和第六与门的第二输入端用于接收使能信号；所述第一与门的输出端、第二与门的输出端、第三与门的输出端、第四与门的输出端、第五与门的输出端和第六与门的输出端用于输出第一降采样信号；
第二降采样信号产生电路，基于计数值输出第二降采样信号，所述第二降采样信号产生电路包括第七与门、第八与门、第九与门、第十与门、第十一与门、第十二与门、第十三与门、第十四与门、第十五与门、第十六与门、第十七与门、第十八与门、第十九与门、第二十与门、第二非门、第三非门、第四非门、第五非门、第六非门、第七非门、第八非门和第九非门；所述第九与门的第三输入端与第二非门的输出端相连，所述第十一与门的第三输入端与第三非门的输出端相连，所述第十三与门的第四输入端与第四非门的输出端相连，所述第十三与门的第五输入端与第五非门的输出端相连，所述第十六与门的第一输入端与第六非门的输出端相连，所述第十九与门的第一输入端与第七非门的输入端相连，所述第十九与门的第二输入端与第八非门的输出端相连，所述第十九与门的第四输入端与门的第九非门的输出端相连；
所述第七与门的第一输入端和第二输入端用于接收计数值，所述第九与门的第一输入端和第二输入端以及第二非门的输入端用于接收计数值，所述第十一与门的第一输入端、第二输入端和第四输入端以及第三非门的输入端用于接收计数值，所述第十三与门的第一输入端、第二输入端和第三输入端以及第四非门的输入端、第五非门的输入端用于接收计数值，所述第十五与门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第十六与门的第二输入端和第三输入端以及第六非门的输入端用于接收计数值，所述第十八与门的第一输入端、第二输入端和第三输入端用于接收计数值，所述第十九与门的第三输入端以及第七非门的输入端、第八非门的输入端和第九非门的输入端用于接收计数值；所述第八与门的第一输入端与第七与门的输出端相连，所述第十与门的第一输入端与第九与门的输出端相连，所述第十二与门的第一输入端与第十一与门的输出端相连，所述第十四与门的第一输入端与第十三与门的输出端相连，所述第十七与门的第一输入端与第十五与门的输出端相连，所述第十七与门的第二输入端与第十六与门的输出端相连，所述第二十与门的第一输入端与第十八与门的输出端相连，所述第二十与门的第二输入端与第十九与门的输出端相连；所述第八与门的第二输入端、第十与门的第二输入端、第十二与门的第二输入端、第十四与门的第二输入端、第十七与门的第三输入端和第二十与门的第三输入端用于接收使能信号；所述第八与门的输出端、第十与门的输出端、第十二与门的输出端、第十四与门的输出端、第十七与门的输出端和第二十与门的输出端用于输出第二降采样信号；
多级级联的滤波模块，第一级滤波模块用于基于第一降采样信号对输入信号进行滤波处理而输出滤波信号，后一级滤波模块用于基于第一降采样信号和第二降采样信号对前一级滤波模块输出的滤波信号进行再次滤波处理而输出对应的滤波信号；
所述FIR滤波器包括：
第三降采样信号产生电路，包括N个级联的D触发器，N为大于或等于2的自然数，第一级D触发器用于基于时钟信号对输入信号进行处理而输出抽头系数，后一级的D触发器用于基于时钟信号对前一级D触发器输出的抽头系数进行再次处理而输出对应的抽头系数；
M个加法器，用于将对称的两个D触发器输出的抽头系数进行求和逻辑运算以输出对应的逻辑信号，M为等于N/2的整数部分；
加权系数产生电路，用于基于部分逻辑信号输出加权系数；
滤波电路，用于基于加权系数和部分抽头系数进行滤波而输出滤波信号。
2.如权利要求1所述的数字滤波装置，其特征在于，所述滤波模块包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第二十一与门、第二十二与门、第二十三与门、第二十四与门、第二十五与门、第一移位寄存器、第二移位寄存器、第三或门、第四或门和第五或门；
所述第二十一与门的第一输入端用于接收1’b1或者第一降采样信号，所述第二十一与门的第二输入端用于接收输入信号或者与上一级D触发器的Q输出端相连，所述第一D触发器的D输入端与第二十一与门的输出端相连，所述第二十二与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十二与门的第二输入端与第一D触发器的Q输出端相连，所述第二D触发器的D输入端与第二十二与门的输出端，所述第二十三与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十三与门的第二输入端与第二D触发器的Q输出端相连，所述第三D触发器的D输入端与第二十三与门的输出端相连；
所述第二十四与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十四与门的第二输入端用于接收输入信号或者与上一级D触发器的Q输出端相连，所述第四D触发器的D输入端与第二十四与门的输出端相连，所述第二十五与门的第一输入端用于接收第一降采样信号或第二降采样信号，所述第二十五与门的第二输入端与第四D触发器的Q输出端相连，所述第五D触发器的D输入端与第二十五与门的输出端相连；
所述第一移位寄存器的输入端与第五D触发器的Q输出端相连，所述第三或门的第一输入端与第四D触发器的Q输出端相连，所述第三或门的第二输入端与第五D触发器的Q输出端相连，所述第三或门的第三输入端与第一移位寄存器的输出端相连，所述第二移位寄存器的输入端与第二D触发器的Q输出端相连，所述第四或门的第一输入端与第二D触发器的Q输出端相连，所述第四或门的第二输入端与第三D触发器的Q输出端相连，所述第四或门的第三输入端与第二移位寄存器的输出端相连，所述第五或门的第一输入端与第三或门的输出端相连，所述第五或门的第二输入端与第四或门的输出端相连，所述第五或门的输出端用于输出滤波信号。
3.如权利要求1所述的数字滤波装置，其特征在于，所述第三降采样信号产生电路包括相互级联的第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第十四D触发器、第十五D触发器、第十六D触发器、第十七D触发器、第十八D触发器、第十九D触发器和第二十D触发器。
4.如权利要求3所述的数字滤波装置，其特征在于，所述加法器包括第一加法器、第二加法器、第三加法器、第四加法器、第五加法器、第六加法器和第七加法器；
所述第一加法器的第一输入端与第六D触发器的Q输出端相连，所述第一加法器的第二输入端与第二十D触发器的Q输出端相连，所述第二加法器的第一输入端与第七D触发器的Q输出端相连，所述第二加法器的第二输入端与第十九D触发器的Q输出端相连，所述第三加法器的第一输入端与第八D触发器的Q输出端相连，所述第三加法器的第二输入端与第十八D触发器的Q输出端相连，所述第四加法器的第一输入端与第九D触发器的Q输出端相连，所述第四加法器的第二输入端与第十七D触发器的Q输出端相连，所述第五加法器的第一输入端与第十D触发器的Q输出端相连，所述第五加法器的第二输入端与第十六D触发器的Q输出端相连，所述第六加法器的第一输入端与第十一D触发器的Q输出端相连，所述第六加法器的第二输入端与第十五D触发器的Q输出端相连，所述第七加法器的第一输入端与第十二D触发器的Q输出端相连，所述第七加法器的第二输入端与第十四D触发器的Q输出端相连；
所述第一加法器的输出端、第二加法器的输出端、第三加法器的输出端、第四加法器的输出端、第五加法器的输出端、第六加法器的输出端和第七加法器的输出端用于输出逻辑信号。
5.如权利要求4所述的数字滤波装置，其特征在于，所述加权系数产生电路包括第三移位寄存器、第四移位寄存器、第五移位寄存器、第六移位寄存器、第七移位寄存器、第八移位寄存器、第九移位寄存器、第一取补码模块、第二取补码模块、第三取补码模块、第八加法器、第九加法器、第十加法器和第十一加法器；
所述第三移位寄存器的输入端与第二加法器的输出端相连，所述第四移位寄存器的输入端与第三加法器的输出端相连，所述第八加法器的第一输入端与第四移位寄存器的输出端相连，所述第八加法器的第二输入端与第三加法器的输出端相连，所述第一取补码模块的输入端与第八加法器的输出端相连，所述第五移位寄存器的输入端与第四加法器的输出端相连，所述第九加法器的第一输入端与第五移位寄存器的输出端相连，所述第九加法器的第二输入端与第四加法器的输出端相连，所述第二取补码模块的输入端与第九加法器的输出端相连，所述第六移位寄存器的输入端与第六加法器的输出端相连，所述第七移位寄存器的输入端与第六加法器的输出端相连，所述第三取补码模块的输入端与第七移位寄存器的输出端相连，所述第十加法器的第一输入端与第六移位寄存器的输出端相连，所述第十加法器的第二输入端与第三取补码模块的输出端相连，所述第八移位寄存器的输入端和第九移位寄存器的输入端与第七加法器的输出端相连，所述第十一加法器的第一输入端与第八移位寄存器的输出端相连，所述第十一加法器的第二输入端与第九移位寄存器的输出端相连；
所述第三移位寄存器的输出端、第一取补码模块的输出端、第二取补码模块的输出端、第十加法器的输出端和第十一加法器的输出端用于输出加权系数。
6.如权利要求5所述的数字滤波装置，其特征在于，所述滤波电路包括第十移位寄存器、第十一移位寄存器、第十二移位寄存器、第十二加法器、第十三加法器、第十四加法器和第十五加法器；
所述第十移位寄存器的输入端、第十一移位寄存器的输入端、第十二移位寄存器的输入端与第十三D触发器的Q输出端相连，所述第十二加法器的第一输入端与第十移位寄存器的输出端相连，所述第十二加法器的第二输入端与第十一移位寄存器的输出端相连，所述第十二加法器的第三输入端与第十二移位寄存器的输出端相连；
所述第十三加法器的第一输入端与第一加法器的输出端相连，所述第十三加法器的第二输入端与第一取补码模块的输出端相连，所述第十三加法器的第三输入端与第五加法器的输出端相连，所述第十三加法器的第四输入端与第十一加法器的输出端相连，所述第十四加法器的第一输入端与第三移位寄存器的输出端相连，所述第十四加法器的第二输入端与第二取补码模块的输出端相连，所述第十四加法器的第三输入端与第十加法器的输出端相连，所述第十四加法器的第四输入端与第十二加法器的输出端相连，所述第十五加法器的第一输入端与第十三加法器的输出端相连，所述第十五加法器的第二输入端与第十四加法器的输出端相连，所述第十五加法器的输出端用于输出滤波信号。
7.如权利要求1所述的数字滤波装置，其特征在于，所述自减计数器用于从7比特自减计数到0的周期循环计数。
8.一种芯片，其特征在于，包括如权利要求1~7任一项所述的数字滤波装置。
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