CN116054810B - 电平转换电路和电子设备 - Google Patents
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Abstract
本申请公开了一种电平转换电路和电子设备，涉及电子技术领域，用于通过电路实现MDC信号线上的电平转换。电平转换电路包括：输入端、输出端和高电平导通支路；输入端用于耦合至由第一电压供电的主设备，输出端用于耦合至由第二电压供电的从设备；高电平导通支路包括串联耦合在输入端和输出端之间的第一反向电路和第二反向电路；第二反向电路输入第二电压；第一反向电路用于当输入端输入第一电压的高电平时，向第二反向电路输出低电平；第二反向电路用于当从第一反向电路输入低电平时，向输出端输出第二电压的高电平。
Description
技术领域
本申请涉及电子技术领域，尤其涉及一种电平转换电路和电子设备。
背景技术
串行管理接口(serial management interface，SMI)是一种用于主设备和从设备之间通信的串行接口，包括管理数据时钟(management data clock，MDC)信号线和管理数据输入输出(management data input output，MDIO)信号线。
由于主设备和从设备的输入电压可能是不同的，导致高电平对应的电压也不同，并且MDC信号线的信号沿跳变时间要求非常短，因此通常在MDC信号线上接入专用的高速电平转换芯片来对高电平的不同电压进行转换(简称电平转换)，但是这种专用芯片价格昂贵，提高了产品成本。
发明内容
本申请实施例提供一种电平转换电路和电子设备，用于通过电路实现高电平在不同电压之间的转换。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种电平转换电路，包括：输入端、输出端和高电平导通支路；输入端用于耦合至由第一电压供电的主设备，输出端用于耦合至由第二电压供电的从设备；高电平导通支路包括串联耦合在输入端和输出端之间的第一反向电路和第二反向电路；第二反向电路输入第二电压；第一反向电路用于当输入端输入第一电压的高电平时，向第二反向电路输出低电平；第二反向电路用于当从第一反向电路输入低电平时，向输出端输出第二电压的高电平。
本申请公开的电平转换电路，由于不同电压等级下低电平都定义为0V，但是高电平对应的电压不同，因此，对于输入第一电压的高电平来说，先经过第一反向电路将其转换为低电平，再通过由第二电压供电的第二反向电路将低电平转换为第二电压的高电平。实现了通过电路实现高电平在不同电压之间的转换。
在一种可能的实施方式中，第一反向电路包括第一晶体管和第二晶体管，第一晶体管的栅极以及第二晶体管的栅极耦合至输入端，第一晶体管的第一端用于输入第二电压，第一晶体管的第二端和第二晶体管的第一端耦合至第二反向电路，第二晶体管的第二端接地。通过第一晶体管和第二晶体管构成的反向器将信号反向，同时提高驱动电流，这些晶体管的导通电阻很小，并且提供了较大的驱动电流，当输入高电平时，可以快速将电平转换电路输出的电平拉升至第二电压的高电平，从而减小上升沿的上升时间。
在一种可能的实施方式中，第一晶体管为P型金属氧化物半导体场效应晶体管，第一晶体管的第一端为源极，第一晶体管的第二端为漏极，第二晶体管为N型金属氧化物半导体场效应晶体管，第二晶体管的第一端为漏极，第二晶体管的第二端为源极。
在一种可能的实施方式中，第二反向电路包括第三晶体管，第三晶体管的栅极耦合至第一反向电路，第三晶体管的第一端输入第二电压，第三晶体管的第二端耦合至输出端。第三晶体管进一步提高驱动电流，晶体管的导通电阻很小，并且提供了较大的驱动电流，当输入高电平时，可以快速将电平转换电路输出的电平拉升至第二电压的高电平，从而减小上升沿的上升时间。
在一种可能的实施方式中，第三晶体管为P型金属氧化物半导体场效应晶体管，第三晶体管的第一端为源极，第三晶体管的第二端为漏极。
在一种可能的实施方式中，该电路还包括低电平导通支路，低电平导通支路和高电平导通支路并联耦合在输入端和输出端之间；低电平导通支路用于当输入端输入低电平时，向输出端输出低电平。低电平导通支路在输入端输入高电平时断开，在输入端输入低电平时导通，由于不同电压等级下低电平都定义为0V，因此不需要对低电平进行电平转换。
在一种可能的实施方式中，低电平导通支路包括第四晶体管，第四晶体管的栅极输入第一电压，第四晶体管的第一端耦合至输入端，第四晶体管的第二端耦合至输出端。当输入端输入高电平时，第四晶体管截止，避免电流流经低电平导通支路。
在一种可能的实施方式中，第四晶体管为N型金属氧化物半导体场效应晶体管，第四晶体管的第一端为源极，第四晶体管的第二端为漏极。
在一种可能的实施方式中，电平转换电路还包括电阻，输出端通过电阻接地。该电阻作为下拉电阻，用于对输出端输出的电流进行分流，避免过大电流输入给耦合的器件，从而损坏该器件。
第二方面，提供了一种电子设备，包括主设备、从设备和如第一方面及其任一实施方式所述的电平转换电路，主设备通过串行管理接口的管理数据时钟信号线和电平转换电路耦合至从设备。
第二方面的技术效果参照第一方面及其任一实施方式的技术效果，在此不再重复。
附图说明
图1为本申请实施例提供的一种电子设备的结构示意图；
图2为本申请实施例提供的另一种电子设备的结构示意图；
图3为本申请实施例提供的又一种电子设备的结构示意图；
图4为本申请实施例提供的一种主设备输出的MDIO信号与从设备接收的MDIO信号的仿真波形的示意图；
图5为本申请实施例提供的一种从设备输出的MDIO信号与主设备接收的MDIO信号的仿真波形的示意图；
图6为本申请实施例提供的一种主设备输出的MDC信号与从设备接收的MDC信号的仿真波形的示意图。
具体实施方式
首先对本申请涉及的一些概念进行描述。
本申请实施例涉及的术语“第一”、“第二”等仅用于区分同一类型特征的目的，不能理解为用于指示相对重要性、数量、顺序等。
本申请实施例涉及的术语“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本申请实施例涉及的术语“耦合”、“连接”应做广义理解，例如，可以指物理上的直接连接，也可以指通过电子器件实现的间接连接，例如通过电阻、电感、电容或其他电子器件实现的连接。
在路由器、交换机等电子设备中，主设备(例如处理器)与从设备(例如)之间可以通过SMI接口进行通信。由于主设备和从设备可能采用不同的输入电压，例如主设备的输入电压为3.3V，从设备的输入电压为5V，不同电压等级下低电平都定义为0V，但是高电平对应的电压则不同。并且SMI接口中的MDC信号线的信号沿跳变时间要求非常短，因此通常在MDC信号线上耦合专用的高速电平转换芯片来对高电平的不同电压进行转换(简称电平转换)，但是这种专用芯片价格昂贵，提高了产品成本。
本申请实施例提供了一种电子设备，该电子设备可以为路由器、交换机、手机、电脑、平板等，具体不作限定。如图1所示，该电子设备10包括主设备101、从设备102、第一电平转换电路103和第二电平转换电路104。主设备101可以为处理器、控制器等控制芯片，从设备102可以为网络接口控制器(network interface controller，NIC)、寄存器等受控芯片。主设备101与从设备102之间通过SMI接口进行通信。
主设备101的MDC接口通过MDC信号线和第一电平转换电路103耦合至从设备102的MDC接口，MDC信号线为从主设备101至从设备102的单向传输线，用于主设备101向从设备102传输MDC信号(时钟)，第一电平转换电路103用于对MDC信号进行电平转换。主设备101的MDIO接口通过MDIO信号线和第二电平转换电路104耦合至从设备102的MDIO接口。MDIO信号线为主设备101与从设备102之间的双向传输线，用于主设备101与从设备102之间互相传输MDIO信号(数据)，第二电平转换电路104用于对MDIO信号进行电平转换。
经测试验证发现，当MDC信号的频率配置为2.5MHz时，为保证整个SMI接口能够正常传输数据，要求MDC信号的上升沿的上升时间及下降沿的下降时间均小于20ns，要求MDIO信号的上升沿的上升时间小于50ns。
如图2和图3所示，第二电平转换电路104包括晶体管T1、电阻R1和电阻R2。晶体管T1可以为N型金属氧化物半导体场效应晶体管(metal oxide semiconductor fieldeffect transistor，MOSFET)(简称N型MOS管)。第二电平转换电路104的第一端P21耦合至电阻R1的第一端以及晶体管T1的第一端(例如源极)，晶体管T1的第二端(例如漏极)和第二电阻R2的第二端耦合至第二电平转换电路104的第二端P22。图2和图3的区别在于：
图2中主设备101的供电电压(第一电压V1)小于从设备102的供电电压(第二电压V2)。第二电平转换电路104的第一端P21通过MDIO信号线耦合至主设备101的MDIO接口，第二电平转换电路104的第二端P22通过MDIO信号线耦合至从设备102的MDIO接口。电阻R1的第二端以及晶体管T1的栅极输入第一电压V1(例如3.3V)，第二电阻R2的第一端输入第二电压V2(例如5V)。
图3中主设备101的供电电压(第一电压V1)大于从设备102的供电电压(第二电压V2)。第二电平转换电路104的第一端P21通过MDIO信号线耦合至从设备102的MDIO接口，第二电平转换电路104的第二端P22通过MDIO信号线耦合至主设备101的MDIO接口。电阻R1的第二端以及晶体管T1的栅极输入第二电压V2(例如5V)，第二电阻R2的第一端输入第一电压V1(例如3.3V)。
由于SMI接口对于MDIO信号的上升沿的上升时间并无特别严苛要求，所以本申请通过晶体管T1和上拉电阻(电阻R1和电阻R2)实现电平转换，确保MDIO信号的上升沿的上升时间小于50ns。具体的，以图2中所示的第二电平转换电路104为例，其工作原理如下：
对于从主设备101向从设备102输出MDIO信号来说：当主设备101向晶体管T1的第一端(例如源极)输出的MDIO信号为低电平时，晶体管T1导通，晶体管T1的第二端(例如漏极)向从设备102输出低电平。当主设备101向晶体管T1的第一端(例如源极)输出的MDIO信号为第一电压V1(例如3.3V)的高电平时，晶体管T1截止，由于电阻R2的上拉作用，电阻R2向从设备102输出第二电压V2(例如5V)的高电平。
主设备101输出的MDIO信号S1与从设备101接收的MDIO信号S2的仿真波形如图4所示，本申请实施例各仿真波形中涉及的P型晶体管的型号为BS250，N型晶体管的型号为2N7002。MDIO信号S2的上升沿的上升时间为41ns，下降沿的下降时间为8ns，满足SMI接口的要求。对于MDIO信号S2的上升沿存在台阶(图中P所示)的情况，可通过选取性能更优的晶体管来避免。晶体管T1的导通和关断与MDIO信号的高低电平之间关系如表1所示：
表1
| 主设备101 | 晶体管T1 | 从设备102 |
| 低电平(0) | 导通 | 低电平(0) |
| 高电平(1) | 关断 | 高电平(1) |
对于从主设备101向从设备102输出MDIO信号来说：当从设备102向晶体管T1的第二端(例如漏极)输出的MDIO信号为低电平时，晶体管T1由于其中的体二极管的作用而导通，晶体管T1的第一端(例如源极)向主设备101输出低电平。当从设备102向晶体管T1的第二端(例如漏极)输出的MDIO信号为第二电压V2(例如5V)的高电平时，晶体管T1截止，由于电阻R1的上拉作用，电阻R1向主设备101输出第一电压V1(例如3.3V)的高电平。
从设备101输出的MDIO信号S2与主设备101接收的MDIO信号S1的仿真波形如图5所示，MDIO信号S1的上升沿的上升时间为4ns，下降沿的下降时间为8ns，满足SMI接口的要求。对于MDIO信号S1的上升沿存在回沟(图中P所示)的情况，可通过选取性能更优的晶体管来避免。晶体管T1的导通和关断与MDIO信号的高低电平之间关系如表2所示：
表2
| 从设备102 | 晶体管T1 | 主设备101 |
| 低电平(0) | 导通 | 低电平(0) |
| 高电平(1) | 关断 | 高电平(1) |
如图2和图3所示，第一电平转换电路103包括输入端P11、输出端P12、高电平导通支路1031和低电平导通支路1032。高电平导通支路1031和低电平导通支路1032并联耦合在输入端P11和输出端P12之间。输入端P11耦合至主设备101的MDC接口，输出端P12耦合至从设备102的MDC接口。当输入端P11输入第一电压V1的高电平时，高电平导通支路1031导通并且向输出端P12输出第二电压V2的高电平；当输入端P11输入低电平时，低电平导通支路1032导通并向输出端P12输出低电平。
高电平导通支路1031包括串联耦合在输入端P11和输出端P12之间的第一反向电路10311和第二反向电路10312，第一反向电路10311输入第二电压V2，第二反向电路10312输入第二电压V2(即由第二电压V2供电)。第一反向电路10311用于当输入端P11输入第一电压V1的高电平时，向第二反向电路10312输出低电平。第二反向电路10312用于当从第一反向电路10311输入低电平时，向输出端P12输出第二电压V2的高电平。
第一反向电路10311包括晶体管T2和晶体管T3，第二反向电路10312包括晶体管T4，晶体管T2可以为N型MOS管，晶体管T3可以为P型MOS管，晶体管T4可以为P型MOS管。第一反向电路10311通过晶体管T2和晶体管T3构成的反向器将信号反向，同时提高驱动电流(即增加驱动能力)，晶体管T4进一步提高驱动电流(即进一步增加驱动能力)，高电平导通支路1031中的这些晶体管的导通电阻很小，并且提供了较大的驱动电流，当输入高电平时，可以快速将从设备102的MDC接口处的电平拉升至第二电压的高电平，从而减小上升沿的上升时间。
晶体管T2的栅极以及晶体管T3的栅极耦合至输入端P11，晶体管T3的第一端(例如源极)用于输入第二电压V2，晶体管T3的第二端(例如漏极)和晶体管T2的第一端(例如漏极)耦合至第二反向电路10312中晶体管T4的栅极，晶体管T2的第二端(例如源极)接地。晶体管T4的第一端(例如源极)输入第二电压V2，晶体管T4的第二端(例如漏极)耦合至输出端P12。
低电平导通支路1032包括晶体管T5，晶体管T5可以为N型MOS管。晶体管T5的栅极输入第一电压V1，晶体管T5的第一端(例如源极)耦合至输入端P11，晶体管T5的第二端(例如漏极)耦合至输出端P12。
可选的，第一电平转换电路103还包括电阻R3，输出端P12通过电阻R3接地。电阻R3作为下拉电阻，用于对输出端P12输出的电流进行分流，避免过大电流输入从设备102，从而损坏从设备102。
第一电平转换电路103的工作原理如下：
当主设备101向晶体管T1的第一端(例如源极)输出的MDC信号为低电平时，晶体管T3导通，晶体管T2和晶体管T4关断，晶体管T5导通，晶体管T5的第二端(例如漏极)向从设备102输出低电平。当主设备101向晶体管T1的第一端(例如源极)输出的MDIO信号为第一电压V1(例如3.3V)的高电平时，晶体管T3关断，晶体管T2和晶体管T4导通，晶体管T5关断，晶体管T4的第二端(例如漏极)向从设备102输出第二电压V2的高电平。
主设备101输出的MDC信号S1与从设备101接收的MDC信号S2的仿真波形如图6所示，MDC信号S1的频率为2.5MHz，MDC信号S1的上升沿的上升时间以及下降沿的下降时间为5ns，占空比为50％，低电平为0V，高电平为3.3V。从仿真波形可以看出，MDC信号S2相对于电平转换之前的MDC信号S1，相位并无明显延时，MDC信号S2的上升沿的上升时间为18ns(在20ns以内)，下降沿的下降时间为4ns，高电平的最大电压为5.02V，低电平的最小电压为-4mV，满足SMI接口的要求。对于MDC信号S2的上升沿存在回沟(图中P所示)的情况，可通过选取性能更优的晶体管来避免。晶体管T2-T4的导通和关断与MDC信号的高低电平之间关系如表3所示：
表3
| 主设备101 | 晶体管T2 | 晶体管T3 | 晶体管T4 | 晶体管T5 | 从设备102 |
| 低电平(0) | 关断 | 导通 | 关断 | 导通 | 低电平(0) |
| 高电平(1) | 导通 | 关断 | 导通 | 关断 | 高电平(1) |
本申请公开的电平转换电路和电子设备，由于不同电压等级下低电平都定义为0V，但是高电平对应的电压不同，因此，对于输入第一电压的高电平来说，先经过第一反向电路将其转换为低电平，再通过由第二电压供电的第二反向电路将低电平转换为第二电压的高电平。实现了通过电路实现高电平在不同电压之间的转换。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***、装置和模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的***、设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个设备，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，设备或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个设备，或者也可以分布到多个设备上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (8)
1.一种电平转换电路，其特征在于，包括：输入端、输出端和高电平导通支路；所述高电平导通支路包括第一晶体管、第二晶体管和第三晶体管；所述输入端用于通过串行管理接口的第一管理数据时钟信号线耦合至主设备，所述输出端用于通过串行管理接口的第二管理数据时钟信号线耦合至从设备；所述第一晶体管的栅极以及所述第二晶体管的栅极耦合至所述输入端，所述第一晶体管的第一端用于输入第二电压，所述第一晶体管的第二端和所述第二晶体管的第一端耦合至所述第三晶体管的栅极，所述第二晶体管的第二端接地；所述第三晶体管的第一端输入所述第二电压，所述第三晶体管的第二端耦合至所述输出端；
当所述输入端输入的管理数据时钟信号为第一电压的高电平时，所述输出端输出的管理数据时钟信号为所述第二电压的高电平。
2.根据权利要求1所述的电路，其特征在于，所述第一晶体管为P型金属氧化物半导体场效应晶体管，所述第一晶体管的第一端为源极，所述第一晶体管的第二端为漏极，所述第二晶体管为N型金属氧化物半导体场效应晶体管，所述第二晶体管的第一端为漏极，所述第二晶体管的第二端为源极。
3.根据权利要求1所述的电路，其特征在于，所述第三晶体管为P型金属氧化物半导体场效应晶体管，所述第三晶体管的第一端为源极，所述第三晶体管的第二端为漏极。
4.根据权利要求1-3任一项所述的电路，其特征在于，所述电平转换电路还包括低电平导通支路，所述低电平导通支路和所述高电平导通支路并联耦合在所述输入端和所述输出端之间；
所述低电平导通支路用于当所述输入端输入低电平时，向所述输出端输出低电平。
5.根据权利要求4所述的电路，其特征在于，所述低电平导通支路包括第四晶体管，所述第四晶体管的栅极输入所述第一电压，所述第四晶体管的第一端耦合至所述输入端，所述第四晶体管的第二端耦合至所述输出端。
6.根据权利要求5所述的电路，其特征在于，所述第四晶体管为N型金属氧化物半导体场效应晶体管，所述第四晶体管的第一端为源极，所述第四晶体管的第二端为漏极。
7.根据权利要求1-6任一项所述的电路，其特征在于，所述电平转换电路还包括电阻，所述输出端通过所述电阻接地。
8.一种电子设备，其特征在于，包括主设备、从设备和如权利要求1-7任一项所述的电平转换电路，所述主设备通过串行管理接口的管理数据时钟信号线和所述电平转换电路耦合至所述从设备。
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| Application Number | Title | Priority Date | Filing Date |
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| CN202210809036.9A Active CN116054810B (zh) | 2022-07-11 | 2022-07-11 | 电平转换电路和电子设备 |
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Citations (5)
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| CN103117739A (zh) * | 2013-01-31 | 2013-05-22 | 西安电子科技大学 | 氮化镓基增强耗尽型电平转换电路 |
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| CN111953334A (zh) * | 2019-05-14 | 2020-11-17 | 恩智浦有限公司 | 用于spmi总线的电平转换器 |
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-
2022
- 2022-07-11 CN CN202210809036.9A patent/CN116054810B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103117739A (zh) * | 2013-01-31 | 2013-05-22 | 西安电子科技大学 | 氮化镓基增强耗尽型电平转换电路 |
| US10181852B1 (en) * | 2018-06-19 | 2019-01-15 | Nxp B.V. | Voltage translator with output slew rate control |
| CN111953334A (zh) * | 2019-05-14 | 2020-11-17 | 恩智浦有限公司 | 用于spmi总线的电平转换器 |
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| CN116054810A (zh) | 2023-05-02 |
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