CN110098830B - 一种晶体管的衬底切换电路和电平转换电路 - Google Patents

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Abstract

本发明提供了一种晶体管的衬底切换电路和电平转换电路，衬底切换电路的第一输入端与晶体管的第一端相连，衬底切换电路的第二输入端与晶体管的第二端相连，衬底切换电路的输出端与晶体管的衬底相连，衬底切换电路用于将晶体管的第一端和第二端中的电压最大者传输至晶体管的衬底，从而可以使晶体管的寄生二极管的负端的电压是第一输入端和第二输入端中的电压最大者、正端的电压是第一输入端和第二输入端中的电压最小者，使得寄生二极管处于反偏截止状态，进而可以避免晶体管的两端之间出现倒灌电流的现象。

Description

一种晶体管的衬底切换电路和电平转换电路
技术领域
本发明涉及半导体集成电路技术领域，更具体地说，涉及一种晶体管的衬底切换电路和电平转换电路。
背景技术
电平转换芯片是集成电路中常见的芯片类型之一，其广泛应用于数据传输、逻辑控制和数模转换等***中。电平转换芯片的作用是将一端较低电压域下的逻辑电平信号传输至另一端的较高电压域下，或者，将一端较高电压域下的逻辑电平信号传输至另一端的较低电压域下。
如图1所示，图1为现有的一种电平转换芯片的结构示意图，当信号传输管MN的第一端A和第二端B都为低电平时，驱动模块控制信号传输管MN导通，进行逻辑电平信号的传输；当信号传输管MN的第一端A和第二端B都为高电平时，驱动模块控制信号传输管MN断开。并且，为了加速端口的上拉速度，减小传输的延时，在信号传输管MN的第一端A由低电平翻转为高电平的过程中，第二控制模块会控制第二上拉管MP2导通，将信号传输管MN的第二端B由低电平拉为高电平，在信号传输管MN的第二端B由低电平翻转为高电平的过程中，第一控制模块会控制第一上拉管MP1导通，将信号传输管MN的第一端A由低电平拉为高电平。
但是，在图1所示的电路结构中，由于第一上拉管MP1的阱电位接在电源端CCA上，即第一端A与电源端CCA之间有寄生二极管，因此，当第一端A的电压高于电源端CCA的电压时，会产生从第一端A流向电源端CCA的漏电流，即出现第一端A向电源端CCA倒灌电流的现象，同理，在第一端B和电源端CCB之间也会出现相同的问题，这样不仅会导致电源端和端之间出现串扰，而且会导致倒灌电流对电源造成损伤，极大地影响芯片的可靠性。
发明内容
有鉴于此，本发明提供了一种晶体管的衬底切换电路和电平转换电路，以解决现有的信号端和电源端之间出现倒灌电流的问题。
为实现上述目的，本发明提供如下技术方案：
一种晶体管的衬底切换电路，所述衬底切换电路的第一输入端与所述晶体管的第一端相连，所述衬底切换电路的第二输入端与所述晶体管的第二端相连，所述衬底切换电路的输出端与所述晶体管的衬底相连；
所述衬底切换电路用于将所述晶体管的第一端和第二端中电压最大者传输至所述晶体管的衬底。
可选地，所述衬底切换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极与所述第一输入端相连，所述第一晶体管的第一端和所述第一晶体管的衬底与所述输出端相连，所述第一晶体管的第二端与所述第二晶体管的第一端相连；
所述第二晶体管的栅极与所述第一输入端相连，所述第二晶体管的第二端与所述第二输入端相连，所述第二晶体管的衬底与所述输出端相连；
所述第三晶体管的栅极与所述第一输入端相连，所述第三晶体管的第一端与所述第二输入端相连，所述第三晶体管的第二端与所述第一晶体管的第二端相连，所述第三晶体管的衬底与接地端相连；
所述第四晶体管的栅极与所述第一晶体管的第二端相连，所述第四晶体管的第一端与所述第一输入端相连，所述第四晶体管的衬底和所述第四晶体管的第二端与所述输出端相连。
可选地，所述第三晶体管为NMOS晶体管，所述第一晶体管、所述第二晶体管和所述第四晶体管为PMOS晶体管。
可选地，所述衬底切换电路还包括二极管；
所述二极管的正极与所述第一输入端相连，所述二极管的负极与所述输出端相连。
可选地，所述衬底切换电路还包括第五晶体管；
所述第五晶体管的第一端与所述第一输入端相连，所述第五晶体管的栅极、所述第五晶体管的第二端和所述第五晶体管的衬底与所述输出端相连。
可选地，所述衬底切换电路还包括位于所述第一输入端和所述第三晶体管之间的反相器组；
所述反相器组包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一输入端相连，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第三晶体管的栅极相连。
可选地，所述衬底切换电路还包括位于所述第一输入端和所述第一反相器之间的第六晶体管和第七晶体管；
所述第六晶体管的第一端和所述第六晶体管的衬底与所述第一输入端相连，所述第六晶体管的第二端与所述第一反相器的输入端相连，所述第六晶体管的栅极与所述第七晶体管的栅极相连；
所述第七晶体管的第一端与所述第七晶体管的栅极相连，所述第七晶体管的第二端和所述第七晶体管的衬底与接地端相连。
可选地，所述第五晶体管和所述第六晶体管为PMOS晶体管，所述第七晶体管为NMOS晶体管。
一种电平转换电路，包括信号传输管、第一上拉晶体管、第二上拉晶体管、与所述第一上拉晶体管相连的第一衬底切换电路和与所述第二上拉晶体管相连的第二衬底切换电路；
所述第一上拉晶体管的第一端与第一电源端相连，所述第一上拉晶体管的第二端与所述信号传输管的第一端相连；所述第二上拉晶体管的第一端与第二电源端相连，所述第二上拉晶体管的第二端与所述信号传输管的第二端相连；
所述第一衬底切换电路和所述第二衬底切换电路为如上任一项所述的衬底切换电路。
可选地，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的晶体管的衬底切换电路和电平转换电路，衬底切换电路的第一输入端与晶体管的第一端相连，衬底切换电路的第二输入端与晶体管的第二端相连，衬底切换电路的输出端与晶体管的衬底相连，衬底切换电路用于将晶体管的第一端和第二端中电压最大者传输至晶体管的衬底，从而可以使晶体管的寄生二极管的负端的电压是第一输入端和第二输入端中的电压最大者、正端的电压是第一输入端和第二输入端中的电压最小者，使得寄生二极管处于反偏截止状态，进而可以避免晶体管的两端之间出现倒灌电流的现象。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有的一种电平转换电路的结构示意图；
图2为本发明实施例提供的一种衬底切换电路的结构示意图；
图3为本发明实施例提供的一种衬底切换电路的具体结构示意图；
图4为本发明实施例提供的另一种衬底切换电路的具体结构示意图；
图5为本发明实施例提供的另一种衬底切换电路的具体结构示意图；
图6为本发明实施例提供的一种电平转换电路的结构示意图。
具体实施方式
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种晶体管的衬底切换电路，如图2所示，该衬底切换电路的第一输入端IN1与晶体管M0的第一端CCA相连，衬底切换电路的第二输入端IN2与晶体管M0的第二端A相连，衬底切换电路的输出端OUT与晶体管的衬底B相连；衬底切换电路用于将晶体管M0的第一端CCA和第二端A中电压最大者传输至晶体管M0的衬底B。
由于衬底切换电路可以将晶体管M0的第一端CCA和第二端A中的电压最大者传输至晶体管M0的衬底B，因此，可以使晶体管M0的寄生二极管的负端的电压是第一端CCA和第二端A中的电压最大者、寄生二极管的正端的电压是第一端CCA和第二端A中的电压最小者，使得寄生二极管处于反偏截止状态，从而可以避免晶体管M0的两端之间出现倒灌电流的现象。
如图3所示，本发明实施例中的衬底切换电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。
其中，第一晶体管M1的栅极与第一输入端IN1相连，第一晶体管M1的第一端和第一晶体管M1的衬底与输出端OUT相连，第一晶体管M1的第二端与第二晶体管M2的第一端相连；第二晶体管M2的栅极与第一输入端IN1相连，第二晶体管M2的第二端与第二输入端IN2相连，第二晶体管M2的衬底与输出端OUT相连；第三晶体管M3的栅极与第一输入端IN1相连，第三晶体管M3的第一端与第二输入端IN2相连，第三晶体管M3的第二端与第一晶体管M1的第二端相连，第三晶体管M3的衬底与接地端GND相连；第四晶体管M4的栅极与第一晶体管M1的第二端相连，第四晶体管M4的第一端与第一输入端IN1相连，第四晶体管M4的衬底和第四晶体管M4的第二端与输出端OUT相连。
可选地，第三晶体管M3为NMOS晶体管，第一晶体管M1、第二晶体管M2和第四晶体管M4为PMOS晶体管，当然，本发明并不仅限于此，在其他实施例中，第三晶体管M3还可以为PMOS晶体管，第一晶体管M1、第二晶体管M2和第四晶体管M4还可以为NMOS晶体管，在此不再赘述。需要说明的是，本发明实施例中的晶体管M0可以为PMOS晶体管，也可以为NMOS晶体管。
下面以第三晶体管M3为NMOS晶体管，第一晶体管M1、第二晶体管M2和第四晶体管M4为PMOS晶体管为例，对图3所示的衬底切换电路的工作过程进行说明。
当第二端A的输入信号为高电平，且VA>VCCA>0时，第三晶体管M3的源端电压VA大于栅端电压VCCA，此时，第三晶体管M3工作在截止状态，第一晶体管M1和第二晶体管M2工作在导通状态，使得V1＝V2＝VA。由于第四晶体管M4的源端电压V2等于栅端电压V1，因此，第四晶体管M4工作在截止状态。此时，晶体管M0的衬底B的电压V2等于第二端A的电压VA，使得晶体管M0的寄生二极管的正端的电压等于第一端CCA的电压VCCA，负端的电压等于第二端A的电压VA。由于寄生二极管的正端电压VCCA小于负端电压VA，因此，寄生二极管处于反偏截止状态，不会产生从第二端A到第一端CCA的倒灌电流。
当第二端A的输入信号为高电平，且VCCA>VA>0时，第三晶体管M3的源端电压VA小于栅端电压VCCA，第三晶体管M3工作在导通状态，第一晶体管M1和第二晶体管M2工作在截止状态，此时，由于第四晶体管M4的源端电压VCCA大于栅端电压VA，因此，第四晶体管M4工作在导通状态，使得V2＝VCCA，使得晶体管M0的寄生二极管的正端的电压等于第二端A的电压VA，负端的电压等于第一端CCA的电压VCCA，由于寄生二极管的正端电压VA小于负端电压VCCA，因此，寄生二极管处于反偏截止状态，不会产生从第二端A到第一端CCA的倒灌电流。
当第二端A的输入信号为低电平，且VCCA>0时，VCCA>VA，第三晶体管M3的源端电压VA小于栅端电压VCCA，第三晶体管M3工作在导通状态，第一晶体管M1和第二晶体管M2工作在截止状态，此时，由于第四晶体管M4的源端电压VCCA大于栅端电压VA，因此，第四晶体管M4工作在导通状态，使得V2＝VCCA，使得晶体管M0的寄生二极管的正端的电压等于第二端A的电压VA，负端的电压等于第一端CCA的电压VCCA，由于寄生二极管的正端电压VA小于负端电压VCCA，因此，寄生二极管处于反偏截止状态，不会产生从第二端A到第一端CCA的倒灌电流。
可选地，如图4所示，衬底切换电路还包括二极管D，该二极管D的正极与第一输入端IN1相连，二极管D的负极与输出端OUT相连。该二极管D用于避免输出端OUT与第一输入端IN1之间的倒灌电流，即避免晶体管M0的衬底B向晶体管M0的第一端CCA倒灌电流。
可选地，如图4所示，衬底切换电路还包括第五晶体管M5；第五晶体管M5的第一端与第一输入端IN1相连，第五晶体管M5的栅极、第五晶体管的第二端和第五晶体管M5的衬底与输出端OUT相连。由于第五晶体管M5的源端和栅端相连，因此，第五晶体管M5也相当于一个二极管，用于进一步避免输出端OUT与第一输入端IN1之间的倒灌电流。
可选地，如图5所示，衬底切换电路还包括位于第一输入端IN1和第三晶体管M3之间的反相器组，该反相器组用于检测第一输入端CCA的电压有效性，同时起到了静电保护作用。
该反相器组包括第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端与第一输入端IN1相连，第一反相器INV1的输出端与第二反相器INV2的输入端相连，第二反相器INV2的输出端与第三晶体管M3的栅极相连。
进一步地，如图5所示，衬底切换电路还包括位于第一输入端IN1和第一反相器INV1之间的第六晶体管M6和第七晶体管M7。
第六晶体管M6的第一端和第六晶体管M6的衬底与第一输入端IN1相连，第六晶体管M6的第二端与第一反相器INV1的输入端相连，第六晶体管M6的栅极与第七晶体管M7的栅极相连；第七晶体管M7的第一端与第七晶体管M7的栅极相连，第七晶体管M7的第二端和第七晶体管M7的衬底与接地端GND相连。
其中，第六晶体管M6和第七晶体管M7用于检测第一输入端CCA的电压有效性，同时起到了静电保护作用，防止第一输入端CCA直接接在第一反相器INV1的栅端而损坏器件。
由于第六晶体管M6的栅极与第七晶体管M7的栅极相连，而第七晶体管M7的源极与接地端GND相连，因此，第六晶体管M6的栅极的电压等于一个固定电压，当第一端CCA的电压大于该固定电压时，第六晶体管M6导通，第一反相器INV1和第二反相器INV2对第一端CCA的电压进行两次反相后，将电压传输至第三晶体管M3的栅极。
本发明实施例还提供了一种电平转换电路，如图6所示，该电平转换电路包括信号传输管MN、第一上拉晶体管MP1、第二上拉晶体管MP2、与第一上拉晶体管MP1相连的第一衬底切换电路和与第二上拉晶体管MP2相连的第二衬底切换电路。其中，第一上拉晶体管MP1和第二上拉晶体管MP2都是PMOS晶体管。
第一上拉晶体管MP1的第一端与第一电源端CCA相连，第一上拉晶体管MP1的第二端与信号传输管MN的第一端A相连；第二上拉晶体管MP2的第一端与第二电源端CCB相连，第二上拉晶体管MP2的第二端与信号传输管MN的第二端B相连；第一衬底切换电路和第二衬底切换电路为如上任一实施例提供的衬底切换电路。
由于第一衬底切换电路可以将第一上拉晶体管MP1的第一端CCA和第二端A中的电压最大者传输至第一上拉晶体管MP1的衬底，因此，可以使第一上拉晶体管MP1的寄生二极管的负端的电压是第一端CCA和第二端A中的电压最大者、寄生二极管的正端的电压是第一端CCA和第二端A中的电压最小者，使得寄生二极管处于反偏截止状态，从而可以避免第一上拉晶体管MP1的两端即信号端和电源端之间出现倒灌电流的现象。
同理，由于第二衬底切换电路可以将第二上拉晶体管MP2的第一端CCB和第二端B中的电压最大者传输至第二上拉晶体管MP2的衬底，因此，可以使第二上拉晶体管MP2的寄生二极管的负端的电压是第一端CCB和第二端B中的电压最大者、寄生二极管的正端的电压是第一端CCB和第二端B中的电压最小者，使得寄生二极管处于反偏截止状态，从而可以避免第二上拉晶体管MP2的两端即信号端和电源端之间出现倒灌电流的现象。
本发明实施例提供的电平转换电路还包括第一控制模块、第二控制模块和驱动模块，第一控制模块用于在第二端B的电压由低电平转换为高电平时，控制第一上拉晶体管MP1导通，第二控制模块用于在第二端A的电压由低电平转换为高电平时，控制第二上拉晶体管MP2导通，驱动模块用于在第二端A和B都为低电平时，控制信号传输管MN导通。
当然，本发明并不仅限于此，在其他实施例中，可以通过一个控制模块控制第一上拉晶体管MP1和第二上拉晶体管MP2的导通和截止。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种晶体管的衬底切换电路，其特征在于，所述衬底切换电路的第一输入端与所述晶体管的第一端相连，所述衬底切换电路的第二输入端与所述晶体管的第二端相连，所述衬底切换电路的输出端与所述晶体管的衬底相连；
所述衬底切换电路用于将所述晶体管的第一端和第二端中的电压最大者传输至所述晶体管的衬底；
所述衬底切换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极与所述第一输入端相连，所述第一晶体管的第一端和所述第一晶体管的衬底与所述输出端相连，所述第一晶体管的第二端与所述第二晶体管的第一端相连；
所述第二晶体管的栅极与所述第一输入端相连，所述第二晶体管的第二端与所述第二输入端相连，所述第二晶体管的衬底与所述输出端相连；
所述第三晶体管的栅极与所述第一输入端相连，所述第三晶体管的第一端与所述第二输入端相连，所述第三晶体管的第二端与所述第一晶体管的第二端相连，所述第三晶体管的衬底与接地端相连；
所述第四晶体管的栅极与所述第一晶体管的第二端相连，所述第四晶体管的第一端与所述第一输入端相连，所述第四晶体管的衬底和所述第四晶体管的第二端与所述输出端相连。
2.根据权利要求1所述的衬底切换电路，其特征在于，所述第三晶体管为NMOS晶体管，所述第一晶体管、所述第二晶体管和所述第四晶体管为PMOS晶体管。
3.根据权利要求1或2所述的衬底切换电路，其特征在于，所述衬底切换电路还包括二极管；
所述二极管的正极与所述第一输入端相连，所述二极管的负极与所述输出端相连。
4.根据权利要求3所述的衬底切换电路，其特征在于，所述衬底切换电路还包括第五晶体管；
所述第五晶体管的第一端与所述第一输入端相连，所述第五晶体管的栅极、所述第五晶体管的第二端和所述第五晶体管的衬底与所述输出端相连。
5.根据权利要求4所述的衬底切换电路，其特征在于，所述衬底切换电路还包括位于所述第一输入端和所述第三晶体管之间的反相器组；
所述反相器组包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一输入端相连，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第三晶体管的栅极相连。
6.根据权利要求5所述的衬底切换电路，其特征在于，所述衬底切换电路还包括位于所述第一输入端和所述第一反相器之间的第六晶体管和第七晶体管；
所述第六晶体管的第一端和所述第六晶体管的衬底与所述第一输入端相连，所述第六晶体管的第二端与所述第一反相器的输入端相连，所述第六晶体管的栅极与所述第七晶体管的栅极相连；
所述第七晶体管的第一端与所述第七晶体管的栅极相连，所述第七晶体管的第二端和所述第七晶体管的衬底与接地端相连。
7.根据权利要求6所述的衬底切换电路，其特征在于，所述第五晶体管和所述第六晶体管为PMOS晶体管，所述第七晶体管为NMOS晶体管。
8.一种电平转换电路，其特征在于，包括信号传输管、第一上拉晶体管、第二上拉晶体管、与所述第一上拉晶体管相连的第一衬底切换电路和与所述第二上拉晶体管相连的第二衬底切换电路；
所述第一上拉晶体管的第一端与第一电源端相连，所述第一上拉晶体管的第二端与所述信号传输管的第一端相连；所述第二上拉晶体管的第一端与第二电源端相连，所述第二上拉晶体管的第二端与所述信号传输管的第二端相连；
所述第一衬底切换电路和所述第二衬底切换电路为权利要求1～7任一项所述的衬底切换电路。
9.根据权利要求8所述的电平转换电路，其特征在于，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管。
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