CN116049067A - 一种死电池电路及通用串行总线Type-C设备 - Google Patents

Abstract

本发明公开了一种死电池电路及通用串行总线Type‑C设备。死电池电路包括第一分压电路、第二分压电路和主电路；第一分压电路用于根据配置通道信号，产生第一分压信号；第二分压电路用于根据配置通道信号，产生第二分压信号；主电路用于在第一分压信号和第二分压信号的控制下，使死电池电路在处于有效状态时，能够正常工作。本发明的死电池电路便于集成在芯片内部，能有效节省芯片和硬件部分的成本，不仅适用于DRP设备，能确保将死电池电路关闭时，死电池电路中不存在超压风险，同样适用于UFP设备。

Description

一种死电池电路及通用串行总线Type-C设备

技术领域

本发明属于集成电路技术领域，更具体地，涉及一种死电池电路及通用串行总线Type-C设备。

背景技术

对于通用串行总线(Universal Serial Bus，USB)Type-C设备，区分为下行端口(Downstream Facing Port，DFP)、上行端口(Upstream Facing Port，UFP)和双角色端口(Dual Role Port，DRP)，其中，DRP既可以做DFP，也可以做UFP，即DRP设备更加灵活。当DRP设备作为UFP使用时，在设备没有电的情况下，需要UFP设备提供一定的到地电阻Rd，在UFP与DFP相连后，UFP的到地电阻Rd与DFP的到电源电阻Rp会在配置通道(ConfigurationChannel，CC)线上进行分压，DFP会识别CC线上的电压，从而识别没电的UFP设备，进一步地为该设备进行供电。其中，呈现UFP的到地电阻Rd的电路被称为死电池(dead battery)电路。如果死电池电路做得不够好，就会导致没电的UFP设备无法被识别，从而无法正常使用。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种死电池电路及通用串行总线Type-C设备，使得DRP设备在作为UFP角色使用时，能有效被DFP设备识别到，以及使得DRP设备在作为DFP角色使用时，能将死电池电路关闭的同时，确保死电池电路中不存在超压风险。本发明的死电池电路便于集成在芯片内部，能有效节省芯片和硬件部分的成本，不仅适用于DRP设备，同样适用于UFP设备。

为实现上述目的，按照本发明的一个方面，提供了一种死电池电路，包括第一分压电路、第二分压电路和主电路；所述第一分压电路用于根据配置通道信号，产生第一分压信号；所述第二分压电路用于根据配置通道信号，产生第二分压信号；所述主电路用于在第一分压信号和第二分压信号的控制下，使所述死电池电路在处于有效状态时，能够正常工作。

在一些实施方式中，主电路包括用于在配置通道线和地之间依次串联的第一晶体管和第二晶体管；第一分压信号用于在死电池电路处于有效状态时，控制第一晶体管的栅极，使第一晶体管导通；第二分压信号用于在死电池电路处于有效状态时，控制第二晶体管的栅极，使第二晶体管导通。

在一些实施方式中，第一分压信号为多个，第一晶体管为多个，多个第一分压信号与多个第一晶体管一一对应，分别作用于多个第一晶体管的栅极。

在一些实施方式中，主电路包括第一晶体管Na1、第二晶体管和第三晶体管；第一晶体管Na1的漏极用于接收配置通道信号，第一晶体管Na1的源极直接或者间接地连接第二晶体管的漏极，第二晶体管的源极用于接地；第三晶体管的漏极连接第二晶体管的栅极，第三晶体管的源极连接第二晶体管的源极；第一分压信号包括第一分压信号Va1，第一晶体管Na1的栅极用于接收第一分压信号Va1，第二晶体管的栅极用于接收第二分压信号，第三晶体管的栅极用于接收第二使能控制信号。

在一些实施方式中，主电路还包括电阻R1和第一晶体管Na2，电阻R1和第一晶体管Na2依次串联在第一晶体管Na1的源极和第二晶体管的漏极之间；其中，依次串联是指：电阻R1的第一端连接第一晶体管Na1的源极，电阻R1的第二端连接第一晶体管Na2的漏极，第一晶体管Na2的源极直接或者间接地连接第二晶体管的漏极；第一分压信号还包括第一分压信号Va2，第一晶体管Na2的栅极用于接收第一分压信号Va2。

在一些实施方式中，主电路还包括电阻R2～Ri以及第一晶体管Na3～Naj，其中，i和j均为整数，且i≥2，j≥3；电阻Rx和所述第一晶体管Nay依次串联在第一晶体管Na(y-1)的源极和第二晶体管的漏极之间，其中，x＝2,…,i，y＝3,…,j；第一分压信号还包括第一分压信号Va3～Vaj，第一晶体管Na3～Naj的栅极分别用于接收第一分压信号Va3～Vaj。

在一些实施方式中，上述死电池电路还包括使能控制电路；使能控制电路用于根据第一使能控制信号，产生第二使能控制信号；主电路还用于在第二使能控制信号的控制下，使死电池电路处于失效状态。

在一些实施方式中，主电路还包括第三晶体管；第三晶体管的漏极连接第二晶体管的栅极，第三晶体管的源极连接第二晶体管的源极；第二使能控制信号用于控制第三晶体管的栅极，并通过第三晶体管控制第二晶体管的栅极，使第二晶体管关断，进而使死电池电路处于失效状态。

在一些实施方式中，使能控制电路包括第一反相器和第二反相器；第一反相器的输入端用于接收第一使能控制信号，第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端用于输出第二使能控制信号。

在一些实施方式中，第一分压电路包括第一电阻串，第一电阻串由多个第一电阻串联而成；第一电阻串的第一端用于接收配置通道信号，第一电阻串的第二端用于接地；第一分压电路用于从相邻的第一电阻的公共端输出第一分压信号。

在一些实施方式中，第二分压电路包括第二电阻串，第二电阻串由多个第二电阻串联而成；第二电阻串的第一端用于接收配置通道信号，第二电阻串的第二端用于接地；第二分压电路用于从相邻的第二电阻的公共端输出第二分压信号。

根据本发明的另一方面，提供了一种通用串行总线Type-C设备，包括上述死电池电路。

在一些实施方式中，通用串行总线Type-C设备为DRP设备或者UFP设备。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：主电路采用分压结构，利用CC线分压后的电压控制主电路中MOS管的导通和关断，保证了各个MOS管的栅极、漏极和源极中的任意两个端口之间不会有超压的危险且能如预期正常工作；能够根据不同制作工艺下晶体管的耐压程度，灵活调整主电路的分压级数，使得DRP设备在作为DFP角色使用时，能将死电池电路关闭的同时，确保死电池电路中不存在超压风险，能够适用于Finfet工艺；本发明的死电池电路便于集成在芯片内部，能有效节省电路成本、降低电路功耗，不仅适用于DRP设备，能在DRP芯片上达成死电池功能，同样适用于UFP设备。

附图说明

图1是本发明实施例的死电池电路的结构示意图；

图2是本发明实施例的第一分压电路的结构示意图；

图3是本发明实施例的第二分压电路的结构示意图；

图4是本发明实施例的主电路的结构示意图；

图5是本发明实施例的使能控制电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。正如本领域技术人员可以认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

现有技术中，为了解决没电的设备无法被识别的问题，可以在UFP端进行死电池电路设计，但是相比于DRP设备，UFP设备没有后者使用灵活。而一旦作为DRP设备，当作为DFP角色使用时，存在一种应用场景：CC线上被供电至5V，此时死电池电路没有工作，但是对死电池电路的耐压程度提出了较高要求。因此，如果在DRP设备上实现死电池电路，大多需要采用高压制程工艺(如BCD工艺)或者片外实现，具有面积大、集成度低的缺点。

如图1所示，本发明实施例的死电池电路包括第一分压电路100、第二分压电路101、使能控制电路102和主电路103。第一分压电路100用于根据配置通道信号，产生第一分压信号；第二分压电路101用于根据配置通道信号，产生第二分压信号；使能控制电路102用于根据第一使能控制信号，产生第二使能控制信号；主电路103用于获取第一分压信号、第二分压信号和第二使能控制信号，在第二使能控制信号的控制下，使死电池电路处于失效状态(或关闭状态)，在第一分压信号和第二分压信号的控制下，使死电池电路在处于有效状态时，能够正常工作，即，使UFP设备或者作为UFP角色使用的DRP设备能够被识别并被供电。

具体地，主电路103包括串联的第一晶体管和第二晶体管，第一分压信号用于在死电池电路处于有效状态时，控制第一晶体管的栅极，使第一晶体管导通，第二分压信号用于在死电池电路处于有效状态时，控制第二晶体管的栅极，使第二晶体管导通。

主电路103还包括第三晶体管，第二使能控制信号用于控制第三晶体管的栅极，使死电池电路处于失效状态。具体地，第二使能控制信号通过第三晶体管，控制第二晶体管的栅极，使第二晶体管关断，进而使死电池电路处于失效状态。

在一些实施方式中，第一分压信号为多个，分别标记为Va1～Vaj，其中j为整数且j≥2；第一晶体管为多个，分别标记为Na1～Naj；第一分压信号Va1作用于第一晶体管Na1的栅极，第一分压信号Va2作用于第一晶体管Na2的栅极，以此类推，第一分压信号Vaj作用于第一晶体管Naj的栅极。

在一些实施方式中，第一分压电路包括第一电阻串，第一电阻串的第一端用于接地，第一电阻串的第二端用于获取配置通道信号。第二分压电路包括第二电阻串，第二电阻串的第一端用于接地，第二电阻串的第二端用于获取配置通道信号。

如图2所示，本发明实施例的第一分压电路100包括第一电阻串200，第一电阻串200的第一端用于接收配置通道信号，第一电阻串200的第二端用于接地；第一电阻串200由多个第一电阻Ra1～Ra9串联而成，利用第一电阻串200最多能够分出8个电压。在一些实施方式中，第一电阻Ra1～Ra9的阻值均相同。在一些实施方式中，为减小漏电，第一电阻Ra1～Ra9的阻值均为1～5兆欧姆，例如1兆欧姆。

如图3所示，本发明实施例的第二分压电路101包括第二电阻串201，第二电阻串201的第一端用于接收配置通道信号，第二电阻串201的第二端用于接地；第二电阻串201由多个第二电阻Rb1～Rb6串联而成，利用第二电阻串201最多能够分出5个电压。在一些实施方式中，第二电阻Rb1～Rb6的阻值均相同。在一些实施方式中，为减小漏电，第二电阻Rb1～Rb6的阻值均为1～5兆欧姆，例如1兆欧姆。

可见，第一分压电路100和第二分压电路101是对配置通道上的电压进行分压，其分出的电压随配置通道上的电压的变化而变化。

在一些实施方式中，根据主电路的结构，从第一分压电路获取第一分压信号，以及从第二分压电路获取第二分压信号。具体地，根据主电路中第一晶体管的个数，从第一分压电路获取相应个数的第一分压信号；根据主电路中第一晶体管的电性能参数，从第一分压电路获取大小合适的第一分压信号。根据主电路中第二晶体管的电性能参数，从第二分压电路获取大小合适的第二分压信号。

在一些实施方式中，根据实际使用需要，确定第一电阻串中第一电阻的个数和阻值。具体地，根据主电路需要的第一分压信号的数量和大小，确定第一电阻串中第一电阻的个数和阻值；根据主电路需要的第二分压信号的大小，以及在第二分压信号被拉低后确保配置通道信号(即CC线电压)不会被拉低的要求，确定第二电阻串中第二电阻的个数和阻值。

在一些实施方式中，从第一电阻串能够分出的电压数量大于或者等于主电路需要的第一分压信号的数量；从第二电阻串能够分出的电压数量大于或者等于主电路需要的第二分压信号的数量。在一些实施方式中，根据主电路需要的第一分压信号的数量和大小，从两个相邻的第一电阻的公共端获取第一分压信号。根据主电路需要的第二分压信号的大小，从两个相邻的第二电阻的公共端获取第二分压信号。

如图4所示，本发明实施例的主电路103包括串联的第一晶体管Na1～Na3和第二晶体管Nb，以及第三晶体管Nen。第一晶体管Na1的漏极用于接收配置通道信号，第一晶体管Na1的源极通过电阻R1连接第一晶体管Na2的漏极，第一晶体管Na2的源极通过电阻R2连接第一晶体管Na3的漏极，第一晶体管Na3的源极连接第二晶体管Nb的漏极，第二晶体管Nb的源极用于接地。第三晶体管Nen的漏极连接第二晶体管Nb的栅极，第三晶体管Nen的源极连接第二晶体管Nb的源极。第一晶体管Na1的栅极接收第一分压信号Va1，第一晶体管Na2的栅极接收第一分压信号Va2，第一晶体管Na3的栅极接收第一分压信号Va3，第二晶体管Nb的栅极接收第二分压信号Vb，第三晶体管Nen的栅极接收第二使能控制信号DB_en2。

在一些实施方式中，第一分压信号Va1由第一电阻Ra2和Ra3的公共端输出，第一分压信号Va2由第一电阻Ra5和Ra6的公共端输出，第一分压信号Va3由第一电阻Ra6和Ra7的公共端输出。第二分压信号Vb由第二电阻Rb4和Rb5的公共端输出。

在一些实施方式中，第一晶体管Na1～Na3、第二晶体管Nb和第三晶体管Nen均为NMOS管。

在一些实施方式中，在第一晶体管Na3和第二晶体管Nb之间，串联更多的电阻和第一晶体管。例如，在第一晶体管Na3和第二晶体管Nb之间，串联第三电阻R3和第一晶体管Na4，使得第一晶体管Na3的源极通过第三电阻R3连接第一晶体管Na4的漏极，第一晶体管Na4的源极连接第二晶体管Nb的漏极。

在一些实施方式中，可以较少第一晶体管和电阻的使用量。例如，仅保留第一晶体管Na1，使得第一晶体管Na1的源极连接第二晶体管Nb的漏极；再例如，保留第一晶体管Na1、电阻R1和第一晶体管Na2，使得第一晶体管Na2的源极连接第二晶体管Nb的漏极。

在一些实施方式中，根据不同制作工艺下晶体管的耐压程度，灵活调整主电路的分压级数。具体地，第一晶体管和第二晶体管的耐压程度越高，主电路中第一晶体管的数量越少；第一晶体管和第二晶体管的耐压程度越低，主电路中第一晶体管的数量越多。

如图5所示，本发明实施例的使能控制电路102包括第一反相器400和第二反相器401，第一反相器400的输入端用于接收第一使能控制信号DB_en1，第一反相器400的输出端连接第二反相器401的输入端，第二反相器401的输出端用于输出第二使能控制信号DB_en2。

下面以本发明实施例的死电池电路用于DRP设备为例，对本发明实施例的死电池电路的工作过程进行详细说明。

使用场景一：作为UFP角色，死电池电路的工作过程如下：

在DFP设备与没有电的UFP设备未连接之前，DFP的CC线已被内部上拉电阻Rp上拉至电源电压，在DFP设备与没有电的UFP设备连接之后，如图2所示，CC线在UFP设备上仍然会呈现高电平，CC线电压经过第一分压电路与第二分压电路分压以后，产生的Va1使Na1管导通，同理，产生Va2使Na2管导通，产生Va3使Na3管导通，产生Vb使Nb管导通。因为此时UFP设备没电，使能控制电路102没电，使能控制电路102的输出端为悬空(floating)状态，Nen管关断。各个管子导通后，管子本身阻抗与电阻R1和R2的阻抗一起，共同与DFP设备的上拉电阻Rp分压，使CC线上呈现一定的电压，该电压被DFP设备识别，从而给UFP设备供电。

UFP设备有电以后，使能控制电路102有电，UFP会关闭死电池电路：具体地，如图4所示，第一使能控制信号DB_en1受外界控制器控制，为高电平，使能控制电路102输出第二使能控制信号DB_en2为高，使得图4中的Nen管导通，将Vb拉低，然而，即使Vb被拉低，由于第二分压电路的阻值很大，CC线不会被拉低。Vb被拉低后，N3管被关断，主电路呈现无穷大阻抗，死电池电路失效。

使用场景二：作为DFP角色与有源电缆连接时，死电池电路在CC线上有5V电压，其工作过程如下：

此时，图4中的Na1管的漏极为5V，栅极为CC线上分压得到的Va1＝5V/9*7＝3.89V，Va2＝2.22V，Va3＝1.67V，DB_en2为高，Nen管导通，将Vb拉低为0电平。此时Nb管被关断，因Nb管关断，Nb的阻抗大，Nb分压大，导致Na3也关断，同理，Na2与Na1也关断，Nb、Na3、Na2和Na1因关断导致的大阻抗保证没有漏电且均匀分压而没有超压危险。

使用场景三：作为DFP角色与UFP设备连接时，死电池电路的工作过程如下：

UFP与DFP相连后，UFP的到地电阻Rd与DFP的到电源电阻Rp在CC线上上进行分压，此时CC上的电压按照Type-C协议(USB Type-C Spec R2.1–May 2021)最高为1.72V。此时图5中的DB_en1受外界控制器控制，为高电平，输出DB_en2为高，使图4中Nen管导通，将Vb拉低，然而，即使Vb被拉低，由于第二分压电路阻值很大，CC线不会被拉低。Vb被拉低后，Nb管被关闭，主电路呈现无穷大阻抗，死电池电路失效，此时CC上的电压最高为1.72V，没有场景二下的超压问题。

使用场景四：作为DFP角色未与任何设备连接时，死电池电路的工作过程如下：

作为DFP角色，CC线通过内部电阻Rp上拉至电源电压，根据Type-C协议电源电压为3.3V或5V，若为5V电源电压，此时死电池电路的工作流程与场景二相同。若为3.3V，此时图4中的Na1管的漏极为3.3V，栅极为CC线上分压得到的Va1＝3.3V/9*7＝2.57V，Va2＝1.47V，Va3＝1.1V，DB_en2为高，Nen管导通，将Vb拉低为0电平。此时Nb管被关断，因Nb管关断，Nb的阻抗大，Nb分压大，导致Na3也关断，同理，Na2与Na1也关断，Nb、Na3、Na2和Na1因关断导致的大阻抗保证没有漏电且均匀分压而没有超压危险。

在Finfet工艺下，MOS管栅极、漏极和源端三个端口中任意两个端口之间的耐压能力为1.8V或1.5V，对DRP设备，在DRP设备作为UFP角色时，死电池电路必须存在，而在DRP设备作为DFP角色时，死电池电路必须被关闭。如上述分析，通过本发明实施例的主电路串联结构以及第一分压电路与第二分压电路产生的偏压，保证了在Finfet工艺下，各个MOS管的栅极、漏极和源极中的任意两个端口之间不会有超压的危险且能如预期正常工作。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或多个(两个或两个以上)用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分。并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行***、装置或设备(例如基于计算机的***、包括处理器的***或其他可以从指令执行***、装置或设备取指令并执行指令的***)使用，或结合这些指令执行***、装置或设备而使用。

应理解的是，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行***执行的软件或固件来实现。上述实施例方法的全部或部分步骤是可以通过程序来指令相关的硬件完成，该程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。上述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读存储介质中。该存储介质可以是只读存储器，磁盘或光盘等。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种死电池电路，其特征在于，包括第一分压电路、第二分压电路和主电路；所述第一分压电路用于根据配置通道信号，产生第一分压信号；所述第二分压电路用于根据配置通道信号，产生第二分压信号；所述主电路用于在第一分压信号和第二分压信号的控制下，使所述死电池电路在处于有效状态时，能够正常工作。

2.如权利要求1所述的死电池电路，其特征在于，所述主电路包括用于在配置通道线和地之间依次串联的第一晶体管和第二晶体管；第一分压信号用于在所述死电池电路处于有效状态时，控制所述第一晶体管的栅极，使所述第一晶体管导通；第二分压信号用于在所述死电池电路处于有效状态时，控制所述第二晶体管的栅极，使所述第二晶体管导通。

3.如权利要求2所述的死电池电路，其特征在于，所述第一分压信号为多个，所述第一晶体管为多个，多个所述第一分压信号与多个所述第一晶体管一一对应，分别作用于多个所述第一晶体管的栅极。

4.如权利要求1所述的死电池电路，其特征在于，所述主电路包括第一晶体管Na1、第二晶体管和第三晶体管；所述第一晶体管Na1的漏极用于接收配置通道信号，所述第一晶体管Na1的源极直接或者间接地连接所述第二晶体管的漏极，所述第二晶体管的源极用于接地；所述第三晶体管的漏极连接所述第二晶体管的栅极，所述第三晶体管的源极连接所述第二晶体管的源极；第一分压信号包括第一分压信号Va1，所述第一晶体管Na1的栅极用于接收第一分压信号Va1，所述第二晶体管的栅极用于接收第二分压信号，所述第三晶体管的栅极用于接收第二使能控制信号。

5.如权利要求4所述的死电池电路，其特征在于，所述主电路还包括电阻R1和第一晶体管Na2，所述电阻R1和所述第一晶体管Na2依次串联在所述第一晶体管Na1的源极和所述第二晶体管的漏极之间；其中，依次串联是指：所述电阻R1的第一端连接所述第一晶体管Na1的源极，所述电阻R1的第二端连接所述第一晶体管Na2的漏极，所述第一晶体管Na2的源极直接或者间接地连接所述第二晶体管的漏极；第一分压信号还包括第一分压信号Va2，所述第一晶体管Na2的栅极用于接收第一分压信号Va2。

6.如权利要求5所述的死电池电路，其特征在于，所述主电路还包括电阻R2至Ri以及第一晶体管Na3至Naj，其中，i和j均为整数，且i≥2，j≥3；所述电阻Rx和所述第一晶体管Nay依次串联在所述第一晶体管Na(y-1)的源极和所述第二晶体管的漏极之间，其中，x＝2,…,i，y＝3,…,j；第一分压信号还包括第一分压信号Va3至Vaj，所述第一晶体管Na3至Naj的栅极分别用于接收第一分压信号Va3至Vaj。

7.如权利要求2至6中任一项所述的死电池电路，其特征在于，还包括使能控制电路；所述使能控制电路用于根据第一使能控制信号，产生第二使能控制信号；所述主电路还用于在所述第二使能控制信号的控制下，使所述死电池电路处于失效状态。

8.如权利要求7所述的死电池电路，其特征在于，所述主电路还包括第三晶体管；所述第三晶体管的漏极连接所述第二晶体管的栅极，所述第三晶体管的源极连接所述第二晶体管的源极；第二使能控制信号用于控制所述第三晶体管的栅极，并通过所述第三晶体管控制所述第二晶体管的栅极，使所述第二晶体管关断，进而使所述死电池电路处于失效状态。

9.如权利要求7所述的死电池电路，其特征在于，所述使能控制电路包括第一反相器和第二反相器；所述第一反相器的输入端用于接收第一使能控制信号，所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端用于输出第二使能控制信号。

10.如权利要求1至6中任一项所述的死电池电路，其特征在于，所述第一分压电路包括第一电阻串，所述第一电阻串由多个第一电阻串联而成；所述第一电阻串的第一端用于接收配置通道信号，所述第一电阻串的第二端用于接地；所述第一分压电路用于从相邻的所述第一电阻的公共端输出第一分压信号。

11.如权利要求1至6中任一项所述的死电池电路，其特征在于，所述第二分压电路包括第二电阻串，所述第二电阻串由多个第二电阻串联而成；所述第二电阻串的第一端用于接收配置通道信号，所述第二电阻串的第二端用于接地；所述第二分压电路用于从相邻的所述第二电阻的公共端输出第二分压信号。

12.一种通用串行总线Type-C设备，其特征在于，包括权利要求1至11中任一项所述的死电池电路。

13.如权利要求12所述的通用串行总线Type-C设备，其特征在于，所述通用串行总线Type-C设备为DRP设备或者UFP设备。

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