CN116048623A - 芯片的数据访问错误的处理方法及相关产品 - Google Patents
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Abstract
本申请实施例提供一种芯片的数据访问错误的处理方法及相关产品，所述方法包括：芯片的MCM接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；芯片的MCM确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作。本申请提供的技术方案具有安全性高的优点。
Description
技术领域
本申请涉及电子技术领域，尤其涉及一种芯片的数据访问错误的处理方法及相关产品。
背景技术
芯片中的杂项控制模块(Miscellaneous Control Module，简称MCM)为芯片提供杂项的控制功能，但是现有的芯片的MCM写数据的位宽仅支持32位，非32位访问会出现错误，导致寄存器异常。
发明内容
本申请实施例公开了一种芯片的数据访问错误的处理方法及相关产品，该方法可以避免非32位访问的寄存器异常，提高芯片的安全性。
第一方面，提供一种芯片的数据访问错误的处理方法，所述方法包括如下步骤：
芯片的MCM接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；
芯片的MCM确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作。
第二方面，提供一种芯片的数据访问错误的处理***，所述***应用于芯片，所述芯片包括：MCM、内核和嵌套向量中断控制器，内核分别与MCM以及嵌套向量中断控制器连接，所述***包括：
MCM，用于接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；
MCM，还用于确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作。
第三方面，提供一种电子设备，包括处理器、存储器、通信接口，以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述处理器执行，所述程序包括用于执行第一方面所述的方法中的步骤的指令。
第四方面，提供了一种计算机可读存储介质，存储用于电子数据交换的计算机程序，其中，所述计算机程序使得计算机执行第一方面所述的方法。
第五方面，提供了一种计算机程序产品，其中，上述计算机程序产品包括存储了计算机程序的非瞬时性计算机可读存储介质，上述计算机程序可操作来使计算机执行如本申请实施例第一方面中所描述的部分或全部步骤。该计算机程序产品可以为一个软件安装包。
本申请提供的技术方案MCM接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；MCM确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作，这样在非32位访问指令时，通过发送对应的stop请求指令让内核控制电源模块将其处于stop状态，进而关闭寄存器，避免了寄存器出现错误，避免非32位访问的寄存器异常，提高芯片的安全性。
附图说明
以下对本申请实施例用到的附图进行介绍。
图1是本申请的芯片的结构示意图；
图2是本申请提供的一种芯片的数据访问错误的处理方法的流程示意图；
图3是本申请提供的优先级的数据结构示意图；
图4为本申请提供的一种芯片的数据访问错误的处理***的结构示意图；
图5是本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面结合本申请实施例中的附图对本申请实施例进行描述。
本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。
本申请实施例中出现的“多个”是指两个或两个以上。本申请实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本申请实施例中对设备个数的特别限定，不能构成对本申请实施例的任何限制。本申请实施例中出现的“连接”是指直接连接或者间接连接等各种连接方式，以实现设备间的通信，本申请实施例对此不做任何限定。
参阅图1，图1提供了一种芯片的结构示意图，如图1所示，其包括：NVIC(嵌套向量中断控制器)、内核处理器、***设备，其中，NVIC通过PPB(private periphery bus，专用***总线)总线与内核处理器连接，上述NVIC还通过***接口与***设备连接，内核通过总线与MCM连接。
参阅图2，图2为一种芯片的数据访问错误的处理方法，该方法在如图1所示的芯片执行，该方法如图2所示，包括如下步骤：
步骤S201、芯片的MCM接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；
步骤S202、芯片的MCM确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作。
具体的，上述MCM的寄存器不工作可以通过FPU中断使能来实现，具体的可以通过MCM_INT_EN指令来实现。
本申请提供的技术方案MCM接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；MCM确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作，这样在非32位访问指令时，通过发送对应的stop请求指令让内核控制电源模块将其处于stop状态，进而关闭寄存器，避免了寄存器出现错误，避免非32位访问的寄存器异常，提高芯片的安全性。
示例的，上述方法还可以包括：
芯片的MCM接收内核的运行RUN指令，控制MCM状态从不工作状态调整成正常运行状态。
如下表1所示，MCM模块的运行状态以及电源模式如表1所示。
表1：
示例的，上述方法还可以包括：
芯片的MCM接收内核的前门指令以及接收外部设备的后门指令，依据仲裁配置来确定执行前门指令和后门指令的执行顺序。此种方式通过仲裁配置来实现前门指令和后门指令的执行顺序，进而避免前门指令和后门指令发生冲突影响MCM的效率。
示例的，上述依据仲裁配置来确定执行前门指令和后门指令的执行顺序具体可以包括：
若仲裁配置为轮询，则MCM轮换执行前门指令和后门指令；
若仲裁配置为固定优先级，前门优先，则MCM优先执行前门指令；
若仲裁配置为固定优先级，后门优先，则MCM优先执行前门指令。
其具体的仲裁配置包括如下：
前门(内核)和后门(外部设备)访问SRAML时的仲裁支持轮询和固定优先级。
00b：轮询；
01b：轮询；
10b：固定优先级，前门优先；
11b：固定优先级，后门优先。
示例的，上述方法还可以包括：
芯片的嵌套向量中断控制器接收***设备发送的中断指令，获取该中断指令对应的第一任务的第一优先级；嵌套向量中断控制器获取内核正在处理的第二任务的第二优先级；内核确定该第二任务为杂项任务时，获取该第二任务对应的访问指令是否为32位访问指令，若该第二任务对应的访问指令为32位访问指令嵌套时，内核向嵌套向量中断控制器发送指示指令指示嵌套向量中断控制器比较第一优先级和第二优先级得到比较结果，依据该比较结果确定是否向内核发送中断嵌套指令，该中断嵌套指令用于指示内核将正在处理的任务中断执行。
示例的，上述获取该中断指令对应的第一任务的第一优先级具体可以包括：
芯片的嵌套向量中断控制器从中断指令中提取该第一任务的***内存图，该内存图包括：存储器空间映射表，依据该存储器空间映射表提取该第一任务对应的IPR(中断优先寄存器)的值，依据该值确定该第一任务对应的第一优先级。
示例的，图3为本申请提供的优先级的数据结构示意图。这里以IPR0为例，说明优先级的排列，该NVIC支持16个中断的优先级，因此，在NVIC中，IPR寄存器中的每个源包含4位，具体的数据结构示意图如图3所示。
其中，0-3；8-11、16-19、24-27分别表示16个中断的优先级。
示例的，上述嵌套向量中断控制器获取内核正在处理的第二任务的第二优先级的实现方法具体可以包括：
芯片的嵌套向量中断控制器通过PPB总线向内核发送查询请求，通过PPB总线接收内核返回的查询响应，该查询响应包括：第二任务的第二优先级。
示例的，上述查询请求、查询响应可以通过通用的指令来实现，当然也可以通过专用指令(即自定义的指令)来实现，本申请并不限制上述指令的具体表现形式。
示例的，上述比较结果具体可以包括：
第一优先级＞第二优先级、第一优先级＜第二优先级或第一优先级＝第二优先级。
本申请提供的技术方案嵌套向量中断控制器接收***设备发送的中断指令，获取该终端指令对应的第一任务的第一优先级；嵌套向量中断控制器获取内核正在处理的第二任务的第二优先级；嵌套向量中断控制器比较第一优先级和第二优先级得到比较结果，依据该比较结果确定是否向内核发送中断嵌套指令，该中断嵌套指令用于指示内核将该第二任务中断执行，这样***设备就可以实时的将正在执行的任务进行中断，提高了任务的及时性，提高了中断效率。
示例的，上述依据该比较结果确定是否向内核发送中断嵌套指令具体可以包括：
若比较结果为第一优先级＞第二优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令；
若比较结果为第一优先级＜第二优先级，嵌套向量中断控制器暂停向该内核立刻发送中断嵌套指令，嵌套向量中断控制器接收内核执行完第二任务后发送的执行完毕指令，获取内核将要执行的第三任务的第三优先级，若第一优先级＞第三优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令，若第一优先级＜第三优先级，嵌套向量中断控制器丢弃该中断指令；
若比较结果为第一优先级＝第二优先级，嵌套向量中断控制器获取第二任务的执行进度第一值，若第一值＞第一阈值，嵌套向量中断控制器在第二任务执行完毕之后，向内核立刻发送中断嵌套指令，若第一值≤第一阈值，嵌套向量中断控制器向内核立刻发送中断嵌套指令。
上述第一阈值可以为用户自行设定的值，例如50％，40％等等，本申请并不限制上述第一阈值的具体值。
上述方案能够依据不同的情况将对应的任务执行中断，能够灵活的处理任务的中断，提高了中断的灵活性。
示例的，上述若该第二任务对应的访问指令为非32位访问指令嵌套时，内核将该第二任务对应的访问指令改变成32位访问指令后，内核向嵌套向量中断控制器发送指示指令指示嵌套向量中断控制器比较第一优先级和第二优先级得到比较结果，依据该比较结果确定是否向内核发送中断嵌套指令，该中断嵌套指令用于指示内核将正在处理的任务中断执行。
参阅图4，图4为本申请提供一种芯片的数据访问错误的处理***的结构示意图，所述***应用于如图1所示的芯片，所述芯片包括：MCM、内核和嵌套向量中断控制器，内核分别与MCM以及嵌套向量中断控制器连接，所述***包括：
MCM，用于接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；
MCM，还用于确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作。
示例的，MCM，还用于接收内核的运行RUN指令，控制MCM状态从不工作状态调整成正常运行状态。
示例的，MCM，还用于接收内核的前门指令以及接收外部设备的后门指令，依据仲裁配置来确定执行前门指令和后门指令的执行顺序。此种方式通过仲裁配置来实现前门指令和后门指令的执行顺序，进而避免前门指令和后门指令发生冲突影响MCM的效率。
示例的，所述依据仲裁配置来确定执行前门指令和后门指令的执行顺序具体包括：
若仲裁配置为轮询，则MCM轮换执行前门指令和后门指令；
若仲裁配置为固定优先级，前门优先，则MCM优先执行前门指令；
若仲裁配置为固定优先级，后门优先，则MCM优先执行前门指令。
示例的，嵌套向量中断控制器，用于接收***设备发送的中断指令，获取该中断指令对应的第一任务的第一优先级；嵌套向量中断控制器获取内核正在处理的第二任务的第二优先级；内核确定该第二任务为杂项任务时，获取该第二任务对应的访问指令是否为32位访问指令，若该第二任务对应的访问指令为32位访问指令嵌套时，内核向嵌套向量中断控制器发送指示指令指示嵌套向量中断控制器比较第一优先级和第二优先级得到比较结果，依据该比较结果确定是否向内核发送中断嵌套指令，该中断嵌套指令用于指示内核将正在处理的任务中断执行。
示例的，所述获取该中断指令对应的第一任务的第一优先级具体包括：
芯片的嵌套向量中断控制器从中断指令中提取该第一任务的***内存图，该内存图包括：存储器空间映射表，依据该存储器空间映射表提取该第一任务对应的IPR的值，依据该值确定该第一任务对应的第一优先级。
示例的，所述依据该比较结果确定是否向内核发送中断嵌套指令具体包括：
若比较结果为第一优先级＞第二优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令；
若比较结果为第一优先级＜第二优先级，嵌套向量中断控制器暂停向该内核立刻发送中断嵌套指令，嵌套向量中断控制器接收内核执行完第二任务后发送的执行完毕指令，获取内核将要执行的第三任务的第三优先级，若第一优先级＞第三优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令，若第一优先级＜第三优先级，嵌套向量中断控制器丢弃该中断指令；
若比较结果为第一优先级＝第二优先级，嵌套向量中断控制器获取第二任务的执行进度第一值，若第一值＞第一阈值，嵌套向量中断控制器在第二任务执行完毕之后，向内核立刻发送中断嵌套指令，若第一值≤第一阈值，嵌套向量中断控制器向内核立刻发送中断嵌套指令。
可以理解的是，上述装置为了实现上述功能，其包含了执行各个功能相应的硬件和/或软件模块。结合本文中所公开的实施例描述的各示例的算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以结合实施例对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本实施例可以根据上述方法示例对电子设备进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块可以采用硬件的形式实现。需要说明的是，本实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
需要说明的是，上述方法实施例涉及的各步骤的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。
在采用集成的单元的情况下，用户设备可以包括处理模块和存储模块。其中，处理模块可以用于对用户设备的动作进行控制管理，例如，可以用于支持电子设备执行上述获取单元、通信单元、处理单元执行的步骤。存储模块可以用于支持电子设备执行存储程序代码和数据等。
其中，处理模块可以是处理器或控制器。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，数字信号处理(digital signal processing，DSP)和微处理器的组合等等。存储模块可以是存储器。通信模块具体可以为射频电路、蓝牙芯片、Wi-Fi芯片等与其他电子设备交互的设备。
可以理解的是，本申请实施例示意的各模块间的接口连接关系，只是示意性说明，并不构成对用户设备的结构限定。在本申请另一些实施例中，用户设备也可以采用上述实施例中不同的接口连接方式，或多种接口连接方式的组合。
请参见图5，图5是本申请实施例提供的一种电子设备50，该电子设备50包括处理器501、存储器502和通信接口503，所述处理器501、存储器502和通信接口503通过总线相互连接，上述电子设备的处理器内的具体结构可以如图1所示的芯片。
存储器502包括但不限于是随机存储记忆体(random access memory，RAM)、只读存储器(read-only memory，ROM)、可擦除可编程只读存储器(erasable programmableread only memory，EPROM)、或便携式只读存储器(compact disc read-only memory，CD-ROM)，该存储器502用于相关计算机程序及数据。通信接口503用于接收和发送数据。
处理器501可以是一个或多个中央处理器(central processing unit，CPU)，在处理器501是一个CPU的情况下，该CPU可以是单核CPU，也可以是多核CPU。
处理器501可以包括一个或多个处理单元，例如：处理单元可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processingunit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit，NPU)等。其中，不同的处理单元可以是独立的部件，也可以集成在一个或多个处理器中。在一些实施例中，用户设备也可以包括一个或多个处理单元。其中，控制器可以根据指令操作码和时序信号，产生操作控制信号，完成取指令和执行指令的控制。在其他一些实施例中，处理单元中还可以设置存储器，用于存储指令和数据。示例性地，处理单元中的存储器可以为高速缓冲存储器。该存储器可以保存处理单元刚用过或循环使用的指令或数据。如果处理单元需要再次使用该指令或数据，可从所述存储器中直接调用。这样就避免了重复存取，减少了处理单元的等待时间，因而提高了用户设备处理数据或执行指令的效率。
在一些实施例中，处理器501可以包括一个或多个接口。接口可以包括集成电路间(inter-integrated circuit，I2C)接口、集成电路间音频(inter-integrated circuitsound，I2S)接口、脉冲编码调制(pulse code modulation，PCM)接口、通用异步收发传输器(universal asynchronous receiver/transmitter，UART)接口、移动产业处理器接口(mobile industry processor interface，MIPI)、用输入输出(general-purpose input/output，GPIO)接口、SIM卡接口和/或USB接口等。其中，USB接口是符合USB标准规范的接口，具体可以是Mini USB接口、Micro USB接口、USB Type C接口等。USB接口可以用于连接充电器为用户设备充电，也可以用于用户设备与***设备之间传输数据。该USB接口也可以用于连接耳机，通过耳机播放音频。
若该电子设备50为用户设备或终端设备，例如智能手机、计算机设备、服务器，该电子设备50中的处理器501用于读取所述存储器502中存储的计算机程序代码，控制嵌套向量中断控制器执行以下操作：
嵌套向量中断控制器接收***设备发送的中断指令，获取该终端指令对应的第一任务的第一优先级；
嵌套向量中断控制器获取内核正在处理的第二任务的第二优先级；
嵌套向量中断控制器比较第一优先级和第二优先级得到比较结果，依据该比较结果确定是否向内核发送中断嵌套指令，该中断嵌套指令用于指示内核将正在处理的任务中断执行；
所述比较结果具体包括：
第一优先级＞第二优先级、第一优先级＜第二优先级或第一优先级＝第二优先级。
可选的，所述获取该终端指令对应的第一任务的第一优先级具体包括：
嵌套向量中断控制器从中断指令中提取该第一任务的***内存图，该内存图包括：存储器空间映射表，依据该存储器空间映射表提取该第一任务对应的中断优先寄存器的值，依据该值确定该第一任务对应的第一优先级。
可选的，所述嵌套向量中断控制器获取内核正在处理的第二任务的第二优先级具体包括：
嵌套向量中断控制器通过专用***总线PPB总线向内核发送查询请求，通过PPB总线接收内核返回的查询响应，该查询响应包括：第二任务的第二优先级。
可选的，所述依据该比较结果确定是否向内核发送中断嵌套指令具体包括：
若比较结果为第一优先级＞第二优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令。
可选的，所述依据该比较结果确定是否向内核发送中断嵌套指令具体包括：
若比较结果为第一优先级＜第二优先级，嵌套向量中断控制器暂停向该内核立刻发送中断嵌套指令，嵌套向量中断控制器接收内核执行完第二任务后发送的执行完毕指令，获取内核将要执行的第三任务的第三优先级，若第一优先级＞第三优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令，若第一优先级＜第三优先级，嵌套向量中断控制器丢弃该中断指令。
可选的，所述依据该比较结果确定是否向内核发送中断嵌套指令具体包括：
若比较结果为第一优先级＝第二优先级，嵌套向量中断控制器获取第二任务的执行进度第一值，若第一值＞第一阈值，嵌套向量中断控制器在第二任务执行完毕之后，向内核立刻发送中断嵌套指令，若第一值≤第一阈值，嵌套向量中断控制器向内核立刻发送中断嵌套指令。
其中，上述方法实施例涉及的各场景的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。
本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，当其在网络设备上运行时，图2所示的方法流程得以实现。
本申请实施例还提供一种计算机程序产品，当所述计算机程序产品在终端上运行时，图2所示的方法流程得以实现。
上述主要从方法侧执行过程的角度对本申请实施例的方案进行了介绍。可以理解的是，电子设备为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模板。本领域技术人员应该很容易意识到，结合本文中所提供的实施例描述的各示例的单元及算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本申请实施例可以根据上述方法示例对电子设备进行功能单元的划分，例如，可以对应各个功能划分各个功能单元，也可以将两个或两个以上的功能集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。需要说明的是，本申请实施例中对单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模板并不一定是本申请所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本申请各个实施例上述方法的全部或部分步骤。而前述的存储器包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储器中，存储器可以包括：闪存盘、只读存储器(英文：Read-Only Memory，简称：ROM)、随机存取器(英文：Random Access Memory，简称：RAM)、磁盘或光盘等。
Claims (10)
1.一种芯片的数据访问错误的处理方法，其特征在于，所述方法包括如下步骤：
芯片的MCM接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；
芯片的MCM确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
芯片的MCM接收内核的运行RUN指令，控制MCM状态从不工作状态调整成正常运行状态。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
芯片的MCM接收内核的前门指令以及接收外部设备的后门指令，依据仲裁配置来确定执行前门指令和后门指令的执行顺序。
4.根据权利要求3所述的方法，其特征在于，所述依据仲裁配置来确定执行前门指令和后门指令的执行顺序具体包括：
若仲裁配置为轮询，则MCM轮换执行前门指令和后门指令；
若仲裁配置为固定优先级，前门优先，则MCM优先执行前门指令；
若仲裁配置为固定优先级，后门优先，则MCM优先执行前门指令。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
芯片的嵌套向量中断控制器接收***设备发送的中断指令，获取该中断指令对应的第一任务的第一优先级；嵌套向量中断控制器获取内核正在处理的第二任务的第二优先级；内核确定该第二任务为杂项任务时，获取该第二任务对应的访问指令是否为32位访问指令，若该第二任务对应的访问指令为32位访问指令嵌套时，内核向嵌套向量中断控制器发送指示指令指示嵌套向量中断控制器比较第一优先级和第二优先级得到比较结果，依据该比较结果确定是否向内核发送中断嵌套指令，该中断嵌套指令用于指示内核将正在处理的任务中断执行。
6.根据权利要求5所述的方法，其特征在于，所述获取该中断指令对应的第一任务的第一优先级具体包括：
芯片的嵌套向量中断控制器从中断指令中提取该第一任务的***内存图，该内存图包括：存储器空间映射表，依据该存储器空间映射表提取该第一任务对应的IPR的值，依据该值确定该第一任务对应的第一优先级。
7.根据权利要求5所述的方法，其特征在于，所述依据该比较结果确定是否向内核发送中断嵌套指令具体包括：
若比较结果为第一优先级＞第二优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令；
若比较结果为第一优先级＜第二优先级，嵌套向量中断控制器暂停向该内核立刻发送中断嵌套指令，嵌套向量中断控制器接收内核执行完第二任务后发送的执行完毕指令，获取内核将要执行的第三任务的第三优先级，若第一优先级＞第三优先级，嵌套向量中断控制器向该内核立刻发送中断嵌套指令，若第一优先级＜第三优先级，嵌套向量中断控制器丢弃该中断指令；
若比较结果为第一优先级＝第二优先级，嵌套向量中断控制器获取第二任务的执行进度第一值，若第一值＞第一阈值，嵌套向量中断控制器在第二任务执行完毕之后，向内核立刻发送中断嵌套指令，若第一值≤第一阈值，嵌套向量中断控制器向内核立刻发送中断嵌套指令。
8.一种芯片的数据访问错误的处理***，所述***应用于芯片，其特征在于，所述芯片包括：MCM、内核和嵌套向量中断控制器，内核分别与MCM以及嵌套向量中断控制器连接，所述***包括：
MCM，用于接收杂项处理的第一访问指令，MCM识别该第一访问指令是否为32位访问指令；
MCM，还用于确定为非32位访问指令时，向内核发送stop请求指令，所述stop请求指令用于指示内核控制电源模块处于stop模式，该stop模式为所述MCM的电源模块的时钟信号处于关闭状态；所述MCM的寄存器在处于关闭状态时，所述MCM的寄存器不工作。
9.一种电子设备，包括处理器、存储器、通信接口，以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述处理器执行，所述程序包括用于执行如权利要求1-7任意一项所述的方法的步骤的指令。
10.一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，当其在计算机设备上运行时，执行如权利要求1-7任意一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211609975.5A CN116048623A (zh) | 2022-12-12 | 2022-12-12 | 芯片的数据访问错误的处理方法及相关产品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211609975.5A CN116048623A (zh) | 2022-12-12 | 2022-12-12 | 芯片的数据访问错误的处理方法及相关产品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116048623A true CN116048623A (zh) | 2023-05-02 |
Family
ID=86112432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211609975.5A Pending CN116048623A (zh) | 2022-12-12 | 2022-12-12 | 芯片的数据访问错误的处理方法及相关产品 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116048623A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117707618A (zh) * | 2023-06-30 | 2024-03-15 | 荣耀终端有限公司 | 一种数据读取方法、电子设备和存储介质 |
-
2022
- 2022-12-12 CN CN202211609975.5A patent/CN116048623A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117707618A (zh) * | 2023-06-30 | 2024-03-15 | 荣耀终端有限公司 | 一种数据读取方法、电子设备和存储介质 |
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