CN116048173B - Ldo折返限流保护电路及芯片 - Google Patents

Ldo折返限流保护电路及芯片 Download PDF

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Abstract

本申请提供一种LDO折返限流保护电路及芯片，包括LDO功率管、采样电路及折返限流电路，LDO功率管与输入电压连接，LDO功率管具有电压输出端，电压输出端用于向外部负载提供输出电压；采样电路与输入电压及LDO功率管连接，采样电路具有采样输出端，采样电路根据流过LDO功率管的负载电流生成采样电流；折返限流电路与采样输出端及电压输出端连接，折返限流电路用于在采样电流高于阈值电流，将负载电流限制至第一预设电流，折返限流电路还用于在输出电压低于阈值电压，将负载电流限制至第二预设电流，第二预设电流小于第一预设电流。该设计能够在负载电流过大或输出电压过低时对LDO自身电路及后级负载电路起到良好的保护作用。

Description

LDO折返限流保护电路及芯片
技术领域
本申请涉及集成电路领域，尤其涉及一种LDO折返限流保护电路及芯片。
背景技术
低压差线性稳压器(LDO，Low Dropout Regulator)可以工作在输入电压与输出电压相差几百毫伏的范围内进行线性降压。当LDO的负载电流ILOAD超出一定安全范围，可能会损毁LDO自身电路或后级负载电路；或者，当LDO的输出电压VOUT过低时，对LDO自身电路或后级负载电路的损毁情况可能会更加严重。
发明内容
本申请提供了一种LDO折返限流保护电路及芯片，其能够解决相关技术中LDO自身电路或后级负载电路因负载电流过大或者输出电压过低而损毁的问题。
第一方面，提供了一种LDO折返限流保护电路；该LDO保护电路包括LDO功率管、采样电路以及折返限流电路，LDO功率管与输入电压连接，LDO功率管具有电压输出端，电压输出端用于向外部负载提供输出电压；采样电路与输入电压以及LDO功率管连接，采样电路具有采样输出端，采样电路根据流过LDO功率管的负载电流生成采样电流；折返限流电路与采样输出端以及电压输出端连接，折返限流电路用于在采样电流高于阈值电流时，将负载电流限制至第一预设电流，折返限流电路还用于在输出电压低于阈值电压时，将负载电流限制至第二预设电流，其中，第二预设电流小于第一预设电流。
基于本申请实施例中的LDO折返限流保护电路，当采样电流高于阈值电流时，通过折返限流电路将负载电流限制在第一预设电流，控制负载电流不再继续增大，从而对LDO自身电路以及后级外部负载电路起到良好保护作用；当输出电压低于阈值电压时，通过折返限流电路将负载电流限制在第二预设电流，控制负载电流不再继续增大，且第二预设电流小于第一预设电流，从而对LDO功率管以及后级外部负载电路起到良好保护作用。
第二方面，提供了一种芯片，该芯片包括电路板以及上述的LDO折返限流保护电路，LDO折返限流保护电路制作于电路板。
基于本申请实施例中的芯片，具有上述LDO折返限流保护电路，该芯片能够在采样电流高于阈值电流时，通过折返限流电路将负载电流限制在第一预设电流，以控制负载电流不再继续增大，从而对LDO自身电路以及后级外部负载电路起到良好保护作用；或者，该芯片能够在输出电压低于阈值电压时，通过折返限流电路将负载电流限制在第二预设电流，以控制负载电流不再继续增大，从而对LDO功率管以及后级外部负载电路起到良好保护作用。
第三方面，提供了一种LDO折返限流保护电路的控制方法，该控制方法应用于如第一方面的可能的实现方式的LDO折返限流保护电路，该控制方法包括：
LDO功率管向外部负载提供输出电压；
采样电路根据流过LDO功率管的负载电流生成采样电流；
折返限流电路在采样电流高于阈值电流时，将负载电流限制至第一预设电流；或者，折返限流电路在输出电压低于阈值电压时，将负载电流限制至第二预设电流，其中，第二预设电流小于第一预设电流。
基于本申请实施例中的LDO折返限流保护电路的控制方法，当采样电流高于阈值电流时，通过折返限流电路将负载电流限制在第一预设电流，控制负载电流不再继续增大，从而对LDO自身电路以及后级外部负载电路起到良好保护作用；当输出电压低于阈值电压时，通过折返限流电路将负载电流限制在第二预设电流，控制负载电流不再继续增大，且第二预设电流小于第一预设电流，从而对LDO功率管以及后级外部负载电路起到良好保护作用。
附图说明
图1是本申请实施例提供的一种LDO折返限流保护电路的其中部分的电路结构示意图；
图2是本申请实施例提供的一种LDO折返限流保护电路的剩余部分的电路结构示意图。
附图标记：10、反馈电路；20、采样电路；30、折返限流电路；31、折返电路；32、限流电路；40、二级运放电路；50、一级运放电路；PM1、第一PMOS管；PM2、第二PMOS管；PM3、第三PMOS管；PM4、第四PMOS管；PM5、LDO功率管；PM6、第六PMOS管；PM7、第七PMOS管；PM8、第八PMOS管；PM9、第九PMOS管；PM10、第十PMOS管；PM11、第十一PMOS管；NM1、第一NMOS管；NM2、第二NMOS管；NM3、第三NMOS管；NM4、第四NMOS管；NM5、第五NMOS管；NM6、第六NMOS管；NM7、第七NMOS管；NM8、第八NMOS管；NM9、第九NMOS管；NM10、第十NMOS管；R1、第一电阻；R2、第二电阻；R3、第三电阻；R4、第四电阻；R5、第五电阻；R6、第六电阻；IB1、第一电流源；IB2、第二电流源；IB3、第三电流源；IB4、第四电流源；IB5、第五电流源；VIN、输入电压；VOUT、输出电压；VREF、参考电压；INV1、反相器；ILOAD、负载电流；ISENSE、采样电流；VFB、反馈电压；b1、电压输出端；b2、采样输出端；b3、限制端。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、详尽地描述。其中，在本申请实施例的描述中，除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B：文本中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，另外，在本申请实施例的描述中，“多个”是指两个或多于两个。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为暗示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。
本申请的第一方面提出了一种LDO折返限流保护电路，其能够在负载电流过大或者输出电压过低时限制负载电流，从而对LDO自身电路以及后级外部负载电路起到良好的保护作用。
如图1-图2所示，图1为本申请实施例提供的一种LDO折返限流保护电路的其中部分的电路结构示意图；图2为本申请实施例提供的一种LDO折返限流保护电路的剩余部分的电路结构示意图。
该LDO折返限流保护电路包括LDO功率管PM5、采样电路20以及折返限流电路30，LDO功率管PM5与输入电压VIN连接，LDO功率管PM5具有电压输出端b1，电压输出端b1用于向外部负载提供输出电压VOUT；采样电路20与输入电压VIN以及LDO功率管PM5连接，采样电路20具有采样输出端b2，采样电路20根据流过LDO功率管PM5的负载电流ILOAD生成采样电流ISENSE；折返限流电路30与采样输出端b2以及电压输出端b1连接，折返限流电路30用于在采样电流ISENSE高于阈值电流时，将负载电流ILOAD限制至第一预设电流，折返限流电路30还用于在输出电压VOUT低于阈值电压时，将负载电流ILOAD限制至第二预设电流，其中，第二预设电流小于第一预设电流。
以下结合图1-图2对LDO折返限流保护电路的具体电路结构进行展开介绍。
如图1-图2所示，LDO功率管PM5作为用于与外部负载连接并向外部负载提供电能的电路元件。
LDO功率管PM5具有电压输入端和电压输出端b1。其中，“电压输入端”即为LDO功率管PM5中用于供输入电压VIN接入的端口，电压输入端用于与外部电源连接以接收来自外部电源的输入电压VIN，LDO功率管PM5的源极作为上述电压输入端与输入电压VIN连接；“电压输出端b1”即为LDO功率管PM5中用于供输出电压VOUT接出的端口，电压输出端b1用于与外部负载连接以向外部负载提供输出电压VOUT，LDO功率管PM5的漏极作为上述电压输出端b1用于向外部负载提供输出电压VOUT。需要注意的是，例如当后级外部负载电流过大时，会造成LDO自身电路或后级外部负载电路烧坏；或者，例如当后级外部负载或者LDO功率管PM5的电压输出端b1短路时，LDO功率管PM5的电压输出端b1的输出电压VOUT过低，此时会造成LDO功率管PM5以及后级外部负载电路损坏。
采样电路20作为对流过LDO功率管PM5的负载电流ILOAD进行采样的电路结构，关于采样电路20的具体电路结构将在下文进行展开介绍。
采样电路20与输入电压VIN以及LDO功率管PM5连接。
采样电路20根据流过LDO功率管PM5的负载电流ILOAD生成采样电流ISENSE。采样电路20具有采样输出端b2，“采样输出端b2”即为采样电路20中用于输出采样电流ISENSE的端口。需要说明的是，负载电流ILOAD是由外部电路决定，跟其自身电路无关，负载电流ILOAD过大可能是例如短路或其他异常情况引起。
折返限流电路30作为限制流过LDO功率管PM5的负载电流ILOAD过大的电路结构，关于折返限流电路30的具体电路结构将在下文进行展开介绍。
折返限流电路30与采样输出端b2连接，以接收采样电路20根据流过LDO功率管PM5的负载电流ILOAD所生成的采样电流ISENSE。折返限流电路30用于在采样电流ISENSE高于阈值电流时，将负载电流ILOAD限制至第一预设电流。可以理解的是，采样电流ISENSE根据负载电流ILOAD生成，故负载电流ILOAD的大小决定了采样电流ISENSE的大小(如负载电流ILOAD与采样电流ISENSE呈正相关)，可以通过监测采样电流ISENSE来控制流过LDO功率管PM5的负载电流ILOAD。具体实现中，在采样电流ISENSE高于阈值电流时，使负载电流ILOAD被限制在第一预设电流，从而控制负载电流ILOAD不会继续增大。
折返限流电路30还与电压输出端b1连接，以接收LDO功率管PM5的电压输出端b1提供给外部负载的输出电压VOUT。折返限流电路30还用于在输出电压VOUT低于阈值电压时，将负载电流ILOAD限制至第二预设电流，其中，第二预设电流小于第一预设电流。同理，在输出电压VOUT低于阈值电压时，使负载电流ILOAD被限制在第二预设电流，从而控制负载电流ILOAD不会继续增大。
基于本申请实施例中的LDO折返限流保护电路，当采样电流ISENSE高于阈值电流时，通过折返限流电路30将负载电流ILOAD限制在第一预设电流，控制负载电流ILOAD不再继续增大，从而对LDO自身电路以及后级外部负载电路起到良好保护作用；当输出电压VOUT低于阈值电压时，通过折返限流电路30将负载电流ILOAD限制在第二预设电流，控制负载电流ILOAD不再继续增大，且第二预设电流小于第一预设电流，从而对LDO功率管PM5以及后级外部负载电路起到良好保护作用。
进一步地，如图1所示，在一些实施例中，LDO折返限流保护电路还包括一级运放电路50和二级运放电路40。一级运放电路50用于根据输入的参考电压VREF和反馈电压VFB进行运算放大，并生成放大信号。二级运放电路40用于根据放大信号和限制负载电流增大的限流信号生成控制信号，二级运放电路40具有限制端b3和控制端，限制端b3与一级运放电路50以及折返限流电路30连接，控制端与采样电路20以及LDO功率管PM5连接。该情况下，LDO功率管PM5，具体用于根据控制信号向外部负载提供输出电压VOUT。其中，关于一级运放电路50和二级运放电路40的具体电路结构将在下文进行展开介绍。可以理解的是，参考电压VREF为一定值，反馈电压VFB由反馈电路10根据输出电压VOUT(下文有介绍)生成。
值得注意的是，当采样电流ISENSE高于阈值电流、或者输出电压VOUT低于阈值电压时，折返限流电路30会生成限制负载电流增大的限流信号，二级运放电路40则根据一级运放电路50生成的放大信号和折返限流电路30生成的限流信号生成控制信号。
进一步地，如图2所示，考虑到折返限流电路30一方面可用于限制流过LDO功率管PM5的负载电流ILOAD过大，另一方面还可用于在LDO功率管PM5的电压输出端b1的输出电压VOUT过低时对负载电流进行限制，以保护LDO自身电路及后级外部负载电路。为使折返限流电路30具备相应功能，故设计，折返限流电路30包括折返电路31和限流电路32。
折返电路31与电压输出端b1以及限流电路32连接，折返电路31用于在输出电压VOUT低于阈值电压时，通过限流电路32将负载电流ILOAD限制至第二预设电流。
具体地，折返电路31包括第一电流源IB1、反相器INV1、第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2。反相器INV1的反相输出端与限流电路32连接；第一PMOS管的栅极连接基准电压；第二PMOS管PM2的栅极与电压输出端b1连接，第二PMOS管PM2的源极与第一PMOS管PM1的源极连接于第一电流源IB1；第一NMOS管NM1的漏极与第一NMOS管NM1的栅极短接，第一NMOS管NM1的漏极与第一PMOS管PM1的漏极连接；第二NMOS管NM2的栅极与第一NMOS管NM1的栅极连接，第二NMOS管NM2的源极与第一NMOS管NM1的源极连接于地，第二NMOS管NM2的漏极与第二PMOS管PM2的漏极连接于反相器INV1的反相输入端。其中，第一NMOS管NM1和第二NMOS管NM2构成电流镜。
需要说明的是，第一PMOS管PM1的栅极可以单独与一个基准电压源连接，该基准电压源为第一PMOS管PM1的栅极提供上述基准电压。当然，该第一PMOS管PM1的栅极还可以与一个基准电流源(也即下文介绍的第二电流源IB2)以及一个基准电阻(也即下文介绍的第一电阻R1)连接，该基准电流源与该基准电阻串联连接以为第一PMOS管PM1的栅极提供上述基准电压。
此外，上述折返电路31的电路结构能够实现比较器的功能，即通过比较第一PMOS管PM1的栅极电压和第二PMOS管PM2的栅极电压的大小，从而输出不同的电平信号。
当输出电压VOUT高于阈值电压时，也就是说第一PMOS管PM1的栅极电压为基准电压(基准电压即为阈值电压)，且在该基准电压小于第二PMOS管PM2的栅极电压(也即输出电压VOUT)时，反相器INV1的反相输入端为低电平，经反相器INV1反相后，反相器INV1的反向输出端为高电平。
当输出电压VOUT低于阈值电压时，也就是说第一PMOS管PM1的栅极电压为基准电压(该基准电压即为阈值电压)且在该基准电压大于或等于第二PMOS管PM2的栅极电压(也即输出电压VOUT)时，反相器INV1的反相输入端为高电平，经反相器INV1反相后，反相器INV1的反向输出端为低电平。
进一步地，如图2所示，在一些实施例中，折返电路31还可以包括第二电流源IB2、第一电阻R1、第二电阻R2和第三NMOS管NM3。
其中，第一电阻R1的第一端与第一PMOS管PM1的栅极连接于第二电流源IB2；第二电阻R2的第一端与第一电阻R1的第二端连接，第二电阻R2的第二端接地；第三NMOS管NM3的栅极与反相器INV1的反相输出端连接，第三NMOS管NM3的源极接地，第三NMOS管NM3的漏极与第二电阻R2的第一端连接。在输出电压VOUT高于阈值电压时，反相器INV1的反相输出端输出高电平，使第三NMOS管NM3导通，在输出电压VOUT低于阈值电压时，反相器INV1的反相输出端输出低电平，使第三NMOS管NM3关断。
需要说明的是，当输出电压VOUT高于阈值电压时，反相器INV1的反相输出端输出高电平，第三NMOS管NM3的栅极接入高电平，第三NMOS管NM3导通，第二电阻R2被短路，此时第一PMOS管PM1的栅极电压，即阈值电压为IB2*R1。当输出电压VOUT低于阈值电压(IB2*R1)时，反相器INV1的反相输出端输出低电平，第三NMOS管NM3的栅极接入低电平，第三NMOS管NM3关断，第二电阻R2接入电路，此时第一PMOS管PM1的栅极电压为IB2*(R1+R2)。这样，在输出电压VOUT低于阈值电压时，通过增大阈值电压，能够避免电路反复波动，从而提高电路的稳定性。
限流电路32与采样输出端b2以及二级运放电路40的限制端b3连接，限流电路32用于在采样电流ISENSE高于阈值电流时，将负载电流ILOAD限制至第一预设电流。
具体地，限流电路32包括第三电阻R3、第四电阻R4、第四NMOS管NM4和限流单元。第三电阻R3的第一端与采样输出端b2连接；第四电阻R4的第一端与第三电阻R3的第二端连接，第四电阻R4的第二端接地；第四NMOS管NM4的栅极与折返电路31(具体为反相器INV1的反相输出端)连接，第四NMOS管NM4的源极与第三电阻R3的第二端连接，第四NMOS管NM4的漏极与第三电阻R3的第一端连接；限流单元与采样输出端b2以及限制端b3连接。在输出电压VOUT高于阈值电压时，折返电路31未被触发限流功能，反相器INV1的反相输出端输出高电平，使第四NMOS管NM4导通，该情况下，当采样电流ISENSE高于阈值电流时，限流电路32将负载电流ILOAD限制至第一预设电流。在输出电压VOUT低于阈值电压时，折返电路31被触发限流功能，反相器INV1的反相输出端输出低电平，使第四NMOS管NM4关断，该情况下，限流电路32将负载电流ILOAD限制至第二预设电流。
需要说明的是，折返电路31未被触发限流功能时，反相器INV1的反相输出端输出高电平，第四NMOS管NM4的栅极接入高电平，第四NMOS管NM4导通，第三电阻R3被短路，此时，阈值电流为VREF/R4。假设负载电流ILOAD与采样电流ISENSE的比值为K，则第一预设电流为K*(VREF/R4)。当输出电压VOUT低于阈值电压时，反相器INV1的反相输出端输出低电平，第四NMOS管NM4的栅极接入低电平，第四NMOS管NM4关断，第三电阻R3接入电路，此时，第二预设电流为K*VREF/(R3+R4)。由此可见，第二预设电流小于第一预设电流。
进一步地，如图2所示，在一些实施例中，限流单元包括第三电流源IB3、第三PMOS管PM3、第四PMOS管PM4、第五NMOS管NM5、第六NMOS管NM6和第七NMOS管NM7。第三PMOS管PM3的栅极与采样输出端b2连接；第四PMOS管PM4的栅极连接参考电压VREF，第四PMOS管PM4的源极与第三PMOS管PM3的源极连接于第三电流源IB3；第五NMOS管NM5的漏极与第五NMOS管NM5的栅极短接，且第五NMOS管NM5的漏极与第三PMOS管PM3的漏极连接；第六NMOS管NM6的栅极与第五NMOS管NM5的栅极连接，第六NMOS管NM6的源极与第五NMOS管NM5的源极连接于地；第七NMOS管NM7的源极连接于地，第七NMOS管NM7的漏极与二级运放电路40的限制端b3连接，第六NMOS管NM6的漏极与第四PMOS管PM4的漏极连接于第七NMOS管NM7的栅极。
需要说明的是，当采样电流ISENSE低于阈值电流(VREF/R4)时，即第三PMOS管PM3的栅极电压(ISENSE*R4)小于第四PMOS管PM4的栅极电压(也即参考电压VREF)，第七NMOS管NM7的栅极电压被拉低。此时，二级运放电路40的限制端b3的电压由一级运放电路50决定。
当采样电流ISENSE高于阈值电流时，即第三PMOS管PM3的栅极电压(ISENSE*R4)大于或等于第四PMOS管PM4的栅极电压(也即参考电压VREF)，第七NMOS管NM7和一级运放电路同时对限制端b3进行控制。此时，二级运放电路40的限制端b3的电压由阈值电流决定，由于第九PMOS管PM9(下文有介绍)与LDO功率管PM5形成电流镜，则负载电流ILOAD被限制在第一预设电流＝K*VREF/R4(其中，K为放大系数，K由LDO功率管PM5和第九PMOS管PM9的尺寸决定)。
需要说明的是，当采样电流ISENSE被限制在VREF/R4后，负载电流ILOAD被限制K*VREF/R4，二级运放电路40的限制端b3(也即下文的第八NMOS管NM8的栅极)的电压被钳位，LDO功率管PM5的栅极电压固定。此时若流过LDO功率管PM5的负载电流ILOAD继续增大，则只能增其自身源极和漏极之间的压差，而LDO功率管PM5的源极电压是输入电压VIN且保持不变，LDO功率管PM5的漏极电压是输出电压VOUT，因此输出电压VOUT会降低。
进一步地，如图1所示，在一些实施例中，二级运放电路40包括第六PMOS管PM6和第八NMOS管NM8。第六PMOS管PM6的源极与输入电压VIN连接，第六PMOS管PM6的栅极与第六PMOS管PM6的漏极短接，第六PMOS管PM6的栅极与采样电路20以及LDO功率管PM5的栅极连接；第八NMOS管NM8的漏极与第六PMOS管PM6的漏极连接，第八NMOS管NM8的源极接地，第八NMOS管NM8的栅极与限制端b3连接。
进一步地，如图1所示，在一些实施例中，一级运放电路50包括第四电流源IB4、第七PMOS管PM7、第八PMOS管PM8、第九NMOS管NM9和第十NMOS管NM10。第七PMOS管PM7的栅极连接参考电压VREF；第八PMOS管PM8的源极与第七PMOS管PM7的源极连接于第四电流源IB4，第八PMOS管PM8的栅极连接反馈电压；第九NMOS管NM9的源极接地，第九NMOS管NM9的漏极与第九NMOS管NM9的栅极短接，第九NMOS管NM9的漏极与第七PMOS管PM7的漏极连接；第十NMOS管NM10的源极接地，第十NMOS管NM10的栅极与第九NMOS管NM9的栅极连接，第十NMOS管NM10的漏极与第八PMOS管PM8的漏极连接于二级运放电路40的限制端b3(也即上述第八NMOS管的栅极)。如此设计，第四电流源IB4、第七PMOS管PM7、第八PMOS管PM8、第九NMOS管NM9和第十NMOS管NM10组成五管运放，调节第八PMOS管PM8的栅极电压(也即上述反馈电压)至与第七PMOS管PM7的栅极电压(也即参考电压VREF)相同。
进一步地，如图1和图2所示，在一些实施例中，采样电路20包括第五电流源IB5、第九PMOS管PM9、第十PMOS管PM10和第十一PMOS管PM11。第九PMOS管PM9的源极与输入电压VIN连接，第九PMOS管的栅极与LDO功率管PM5的栅极连接；第十PMOS管PM10的源极与电压输出端b1(具体为LDO功率管PM5的漏极)连接，第十PMOS管PM10的栅极与第十PMOS管PM10的漏极短接，第十PMOS管PM10的漏极与第五电流源IB5连接；第十一PMOS管PM11的源极与第九PMOS管PM9的漏极连接，第十一PMOS管PM11的漏极与采样输出端b2连接，第十一PMOS管PM11的栅极与第十PMOS管PM10的栅极连接。
如此设计，第十PMOS管PM10的栅极和漏极相连，第十PMOS管PM10的源极接入输出电压VOUT，则第十PMOS管PM10的栅极电压为(VOUT–VGS10)，第十PMOS管PM10的栅极与第十一PMOS管PM11的栅极相连，则第十一PMOS管PM11的源极电压为(VOUT–VGS10+VGS11)，由于VGS10≈VGS11，因此第十一PMOS管PM11的源极电压约等于输出电压VOUT。由于第九PMOS管PM9与LDO功率管PM5为电流镜结构，且第九PMOS管PM9和LDO功率管PM5的源极、漏极电压均相同，因此采样电流ISENSE的采样精度更高。
进一步地，如图1所示，在一些实施例中，LDO折返限流保护电路还包括反馈电路10，反馈电路10包括第五电阻R5和第六电阻R6。第五电阻R5的第一端与电压输出端b1(也即LDO功率管PM5的漏极)连接；第六电阻R6的第一端与第五电阻R5的第二端连接，第六电阻R6的第二端接地，第八PMOS管PM8的栅极与第六电阻R6的第一端连接。
如图1-图2所示，该LDO折返限流保护电路的基本工作原理：
当采样电流ISENSE低于阈值电流，或者，输出电压VOUT高于阈值电压时，LDO折返限流保护电路处于正常工作状态，反相器INV1的反向输出端输出高电平，此时第三NMOS管NM3的栅极接入高电平，第三NMOS管NM3导通，第二电阻R2被短路，第一PMOS管PM1的栅极电压为IB2*R1。同理，此时第四NMOS管NM4的栅极接入高电平，第四NMOS管NM4导通，第三电阻R3被短路，第三PMOS管PM3的栅极电压为ISENSE*R4，且第三PMOS管PM3的栅极电压小于第四PMOS管PM4的栅极电压(也即ISENSE*R4＜VREF)，第七NMOS管NM7的栅极电压被拉低，对第八NMOS管NM8的栅极电压不会造成影响。
当采样电流ISENSE增大至高于阈值电流时，LDO折返限流保护电路处于限流工作状态，此时第三PMOS管PM3的的栅极电压为ISENSE’*R4，且第三PMOS管PM3的栅极电压大于或等于第四PMOS管PM4的栅极电压(也即ISENSE’*R4≥VREF)，第七NMOS管NM7和一级运放电路同时对限制端b3进行控制，使第八NMOS管NM8的栅极电压被钳位在一定值，此时采样电流ISENSE被限制在VREF/R4，负载电流ILOAD被限制在第一预设电流，且第一预设电流为K*VREF/R4。
当负载电流ILOAD继续增大，直至输出电压VOUT低于阈值电压时，LDO折返限流保护电路处于折返限流工作状态，反相器INV1的反相输出端输出低电平，此时第三NMOS管NM3的栅极接入低电平，第三NMOS管NM3关断，第二电阻R2接入电路，第一PMOS管PM1的栅极电压为IB2*(R1+R2)。同理，此时第四NMOS管NM4的栅极接入低电平，第四NMOS管NM4关断，第三电阻R3接入电路，第三PMOS管PM3的栅极电压为ISENSE”*(R3+R4)，且第三PMOS管PM3的栅极电压大于第四PMOS管PM4的栅极电压(也即ISENSE”*(R3+R4)＞VREF)，第七NMOS管NM7和一级运放电路同时对限制端b3进行控制，使第八NMOS管NM8的栅极电压被钳位在另一定值，此时采样电流ISENSE被限制在VREF/(R3+R4)，负载电流ILOAD被限制在第二预设电流，且第二预设电流为K*VREF/(R3+R4)。需要说明的是，LDO功率管PM5的功率为PPM5＝(VIN-VOUT)*ILOAD，因为输入电压VIN为定值不变，输出电压VOUT减小时，(VIN-VOUT)增大。为避免LDO功率管PM5的功率过大，故降低流过LDO功率管PM5的负载电流ILOAD。该设计刚好在反相器INV1的反相输出端从高电平转变成低电平之后，将流过LDO功率管PM5的负载电流ILOAD从K*VREF/R4限制于K*VREF/(R3+R4)，实现负载电流ILOAD的减小，从而降低LDO功率管PM5的功率，避免LDO功率管PM5损坏。
本申请的第二方面提出了一种芯片(图中未示出)，该芯片包括电路板(图中未示出)以及上述的LDO折返限流保护电路，LDO折返限流保护电路制作于电路板。
基于本申请实施例中的芯片，具有上述LDO折返限流保护电路，该芯片能够在采样电流ISENSE高于阈值电流时，通过折返限流电路30将负载电流ILOAD限制在第一预设电流，以控制负载电流ILOAD不再继续增大，从而对LDO自身电路以及后级外部负载电路起到良好保护作用；或者，该芯片能够在输出电压低于阈值电压时，通过折返限流电路30将负载电流ILOAD限制在第二预设电流，以控制负载电流ILOAD不再继续增大，从而对LDO功率管PM5以及后级外部负载电路起到良好保护作用。
本申请的第三方面提出了一种LDO折返限流保护电路的控制方法，该控制方法可以应用于如图1和图2所示的LDO折返限流保护电路，该控制方法包括：
LDO功率管PM5向外部负载提供输出电压VOUT；
采样电路20根据流过LDO功率管PM5的负载电流ILOAD生成采样电流ISENSE；
折返限流电路30在采样电流ISENSE高于阈值电流时，将负载电流ILOAD限制至第一预设电流；或者，折返限流电路30在输出电压VOUT低于阈值电压时，将负载电流ILOAD限制至第二预设电流，其中，第二预设电流小于第一预设电流。
基于本申请实施例中的LDO折返限流保护电路的控制方法，当采样电流ISENSE高于阈值电流时，折返限流电路30能够将负载电流ILOAD限制在第一预设电流，控制负载电流ILOAD不再继续增大，从而对LDO自身电路以及后级外部负载电路起到良好保护作用；当输出电压VOUT低于阈值电压时，折返限流电路30能够将负载电流ILOAD限制在第二预设电流，控制负载电流ILOAD不再继续增大，且第二预设电流小于第一预设电流，从而对LDO功率管PM5以及后级外部负载电路起到良好保护作用。
通过以上实施方式的描述，所属领域的技术人员可以了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。
在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个装置，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
以上内容，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (6)

1.一种LDO折返限流保护电路，其特征在于，包括：
LDO功率管，与输入电压连接，具有电压输出端，所述电压输出端用于向外部负载提供输出电压；
采样电路，与所述输入电压以及所述LDO功率管连接，具有采样输出端，所述采样电路根据流过所述LDO功率管的负载电流生成采样电流；
折返限流电路，与所述采样输出端以及所述电压输出端连接，所述折返限流电路用于在所述采样电流高于阈值电流时，将所述负载电流限制至第一预设电流；所述折返限流电路还用于在所述输出电压低于阈值电压时，将所述负载电流限制至第二预设电流，其中，所述第二预设电流小于所述第一预设电流；
一级运放电路，用于根据输入的参考电压和反馈电压进行运算放大，并生成放大信号；
二级运放电路，用于根据所述放大信号和限制所述负载电流增大的限流信号生成控制信号，所述二级运放电路具有限制端和控制端，所述限制端与所述一级运放电路以及所述折返限流电路连接，所述控制端与所述采样电路以及所述LDO功率管连接；其中，所述LDO功率管，具体用于根据所述控制信号向所述外部负载提供所述输出电压；
所述折返限流电路包括折返电路和限流电路；
具体为：所述折返电路包括第一电流源、反相器、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；所述第一PMOS管的栅极连接基准电压；所述第二PMOS管的栅极与所述电压输出端连接，所述第二PMOS管的源极与所述第一PMOS管的源极连接于所述第一电流源；所述第一NMOS管的漏极与所述第一NMOS管的栅极短接，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接；所述第二NMOS管的栅极与所述第一NMOS管的栅极连接，所述第二NMOS管的源极与所述第一NMOS管的源极连接于地，所述第二NMOS管的漏极与所述第二PMOS管的漏极连接于所述反相器的反相输入端；
所述限流电路包括第三电阻、第四电阻、第四NMOS管、第三电流源、第三PMOS管、第四PMOS管、第五NMOS管、第六NMOS管和第七NMOS管；所述第三电阻的第一端与所述采样输出端连接；所述第四电阻的第一端与所述第三电阻的第二端连接，所述第四电阻的第二端接地；所述第四NMOS管的栅极与所述反相器的反相输出端连接，所述第四NMOS管的源极与所述第三电阻的第二端连接，所述第四NMOS管的漏极与所述第三电阻的第一端连接；所述第三PMOS管的栅极与所述采样输出端连接；所述第四PMOS管的栅极连接参考电压，所述第四PMOS管的源极与所述第三PMOS管的源极连接于所述第三电流源；所述第五NMOS管的漏极与所述第五NMOS管的栅极短接，且所述第五NMOS管的漏极与所述第三PMOS管的漏极连接；所述第六NMOS管的栅极与所述第五NMOS管的栅极连接，所述第六NMOS管的源极与所述第五NMOS管的源极连接于地；所述第七NMOS管的源极连接于地，所述第七NMOS管的漏极与所述限制端连接，所述第六NMOS管的漏极与所述第四PMOS管的漏极连接于所述第七NMOS管的栅极。
2.根据权利要求1所述的LDO折返限流保护电路，其特征在于，所述折返电路还包括：
第二电流源；
第一电阻，所述第一电阻的第一端与所述第一PMOS管的栅极连接于所述第二电流源；
第二电阻，所述第二电阻的第一端与所述第一电阻的第二端连接，所述第二电阻的第二端接地；
第三NMOS管，所述第三NMOS管的栅极与所述反相器的反相输出端连接，所述第三NMOS管的源极接地，所述第三NMOS管的漏极与所述第二电阻的第一端连接。
3.根据权利要求1-2中任一项所述的LDO折返限流保护电路，其特征在于，所述二级运放电路包括：
第六PMOS管，所述第六PMOS管的源极与所述输入电压连接，所述第六PMOS管的栅极与所述第六PMOS管的漏极短接，所述第六PMOS管的栅极与所述采样电路以及所述LDO功率管的栅极连接；
第八NMOS管，所述第八NMOS管的漏极与所述第六PMOS管的漏极连接，所述第八NMOS管的源极接地，所述第八NMOS管的栅极与所述限制端连接。
4.根据权利要求1-2中任一项所述的LDO折返限流保护电路，其特征在于，所述一级运放电路包括：
第四电流源；
第七PMOS管，所述第七PMOS管的栅极连接参考电压；
第八PMOS管，所述第八PMOS管的源极与所述第七PMOS管的源极连接于所述第四电流源，所述第八PMOS管的栅极连接所述反馈电压；
第九NMOS管，所述第九NMOS管的源极接地，所述第九NMOS管的漏极与所述第九NMOS管的栅极短接，所述第九NMOS管的漏极与所述第七PMOS管的漏极连接；
第十NMOS管，所述第十NMOS管的源极接地，所述第十NMOS管的栅极与所述第九NMOS管的栅极连接，所述第十NMOS管的漏极与所述第八PMOS管的漏极连接于所述限制端。
5.根据权利要求1-2中任一项所述的LDO折返限流保护电路，其特征在于，所述采样电路包括：
第五电流源；
第九PMOS管，所述第九PMOS管的源极与所述输入电压连接，所述第九PMOS管的栅极与所述LDO功率管的栅极连接；
第十PMOS管，所述第十PMOS管的源极与所述电压输出端连接，所述第十PMOS管的栅极与所述第十PMOS管的漏极短接，所述第十PMOS管的漏极与所述第五电流源连接；
第十一PMOS管，所述第十一PMOS管的源极与所述第九PMOS管的漏极连接，所述第十一PMOS管的漏极与所述采样输出端连接，所述第十一PMOS管的栅极与所述第十PMOS管的栅极连接。
6.一种芯片，其特征在于，包括：
如权利要求1-5中任一项所述的LDO折返限流保护电路；
电路板，所述LDO折返限流保护电路制作于所述电路板。
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