CN115981404B - 一种降压稳压电路、稳压器、电源管理器及嵌入式*** - Google Patents

Abstract

本申请提供一种降压稳压电路、稳压器、电源管理器及嵌入式***，应用于电源及集成电路技术领域，其中稳压电路包括串并结构选择单元、串联控制单元、并联控制单元、开关驱动单元和电容串并执行单元，其中串并结构选择单元生成选择信号，串联控制单元生成串联信号，并联控制单元生成并联信号，开关驱动单元结合串联信号和并联信号生成用于控制电容进行串并转换的执行信号，电容串并执行单元根据执行信号触发电容进行串并转换。通过采用电容串并联转换实现降压稳压，不仅能够适应宽输入电压范围，而且无需外部储能电感、MOS管等，具有体积小，功耗低，转换效率高等优势，能够为嵌入式***提供良好的二次电源电压。

Description

一种降压稳压电路、稳压器、电源管理器及嵌入式***

技术领域

本申请涉及电源及集成电路技术领域，具体涉及一种降压稳压电路、稳压器、电源管理器及嵌入式***。

背景技术

在嵌入式***中，最常用的二次电源电路是低压差线性稳压器(LDO)和降压型开关稳压器(BUCK)。

但是，在二次电源电路LDO中，当输入输出的压差较大时，稳压器将消耗较多功率(即转换为热效应被损耗掉，造成发热量巨大、效率低等，而且还需要额外增加大的散热片。因此，LDO通常使用在输入电压和输出电压相接近的场合。

而在二次电源电路BUCK中，需要用到外部电感，体积较大，甚至需要使用外部MOS管。而且，BUCK电路输入、输出电流皆有脉动，造成对输入电源有电磁干扰且BUCK电路当中开关晶体管发射极不接地，使驱动电路复杂化。

基于此，需要一种新降压电路作为二次电源电路。

发明内容

有鉴于此，本申请为了能够克服以上传统降压电路存在的不足，提出了一种宽输入电压范围、高效率的新型降压结构，在该结构中通过输入电压大小确定电容分压的串并联级数，避免了传统降压电路使用片外电感的方式。

本说明书实施例提供以下技术方案：

本说明书实施例提供一种降压稳压电路，包括：串并结构选择单元、串联控制单元、并联控制单元、开关驱动单元和电容串并执行单元；

串并结构选择单元，用于在第一时钟信号的第一电平状态触发下，针对输入电压，生成电容串并联级数对应的串并联选择信号，并将串并联选择信号输出至下一级串联控制单元；

串联控制单元用于根据输入的串并联选择信号，生成用于控制电容进行串联的串联信号，并将串联信号输出至下一级开关驱动单元，以在电容串并联执行单元中将电容转换为串联结构实现电容分压式降压；

并联控制单元，用于在第一时钟的第二电平状态触发下，生成控制电容进行并联的并联信号，并将并联信号输出至下一级开关驱动单元，以在电容串并联执行单元中将电容转换为并联结构实现降压后提供输出驱动电流；

开关驱动单元，用于将串联控制单元输出的串联信号和并联控制单元输出的并联信号，生成电容串并执行单元中电容器两端极板对应的串并执行信号；

电容串并执行单元，用于根据串并执行信号实现电容器在串联结构与并联结构之间的串并转换，以输出相应的降压稳压电压。

优选地，串并结构选择单元包括若干电阻器和若干比较器，其中若干电阻器用于将输入电压分压为多个不同分压电压，多个不同分压电压相应地输入到对应比较器的正输入端，比较器的负输入端接入基准电压。

优选地，串并结构选择单元还包括若干与门、若干第一电流镜及若干MOS管；其中，一个与门、一个第一电流镜和一个MOS管用于共同生成一个电流控制信号，且与门的一个输入端接入相应比较器的输出电平信号，与门的另一个输入端接入参考电平，与门的输出端用于驱动MOS管的栅极，MOS管的源极通过电阻产生偏置电流，偏置电路经对应的电流镜后形成电流控制信号作为所述串并联选择信号。

优选地，串联控制单元包括若干第二电流镜、若干第一反相器及串联电流支路；其中，串联电流支路位于第二电流镜的输出端和对应的第一反相器的输入端之间，串联电流支路中电流源的电流流经第二电流镜的输出端与其对应的第一反相器的输入端之间的连接点，第二电流镜用于接入相应的所述电流控制信号，以经串联电流支路上的串联电阻及MOS管后，在对应的第一反相器的输入端形成对应的第一点电位，使得所述第一点电位经第一反相器后形成相应的所述串联信号。

优选地，并联控制单元包括若干第一NMOS管、若干第二NMOS管、若干对管和若干第二反相器；其中，一第一NMOS管、一第二NMOS管、一对管和和一第二反相器共同构成一个并联信号的生成电路，第一NMOS管的栅极接入第二时钟信号CLK_A、源极连接于对应电容器的下极板、漏极连接于第二NMOS管的源极，第二NMOS管的漏极与第二反相器的输入端连接且经电阻后连接于对应电容器的上极板，对管为NMOS对管，NMOS对管的栅极分别输入由第二时钟信号CLK_A触发的对应时钟信号对、漏极分别连接上极板电压和下极板电压、源极互连后用于驱动第二NMOS管的栅极，以在第二反相器的输入端形成对应的并联电位，第二反相器将并联电位反向后输出对应的所述并联信号。

优选地，开关驱动单元包括若干SR触发器，其中SR触发器的R输入端用于接入相应的并联信号、S输入端用于接入相应的串联信号，并根据输入的并联信号和串联信号输出相应的所述串并执行信号。

优选地，电容串并执行单元包括若干级电容串并单元；其中，每一级电容串并单元包括电容器、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管；

第一PMOS管的栅极与第二PMOS管的栅极互连并接入串联信号对应的所述串并执行信号；

第一PMOS管的源极与第二PMOS管的源极和电容器的上极板互连且连接点作为与上一级电容串并单元进行串并联的连接点；

第一PMOS管的漏极与第一NMOS管的漏极互连后作为与下一级电容串并单元进行串并联的连接点；

第一NMOS管的栅接入接入并联信号对应的所述串并执行信号；

第一NMOS管的源极与第二NMOS管的漏极和电容器的下极板互连；

第二PMOS管的漏极与第二NMOS管的栅极互连，第二NMOS管的源极接地。

本说明书实施例还提供一种降压稳压器，包括降压稳压单元，降压稳压单元包括至少两个串联级联的降压稳压电路，其中前一级降压稳压电路的输出电压为下一级降压稳压电路的输入电压，以及降压稳压电路为如本说明书中任意一项实施例所述的降压稳压电路。

本说明书实施例还提供一种电源管理器，包括稳压单元，所述稳压单元包括如本说明书中任意一项实施例所述的降压稳压电路，或者所述稳压单元包括如本说明书中任意一项实施例所述的降压稳压器。

本说明书实施例还提供一种嵌入式***，包括二次电源模块，所述二次电源模块包括如本说明书中任意一项实施例所述的降压稳压电路，或者所述二次电源模块包括如本说明书中任意一项实施例所述的降压稳压器，或者所述二次电源模块包括如本说明书中任意一项实施例所述的电源管理器。

与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：

通过电容串并联实现降压功能，无需额外电感，故产热量较小，所占面积也会大大减小，可以实现极宽的输入电压范围，应用场合极为广泛；中间通过能量回收效应，极大的提高了电源转换器的转换效率，可实现一定范围内的输出负载可调，可以适应在不同负载的环境。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本申请中基于电容串并联转换实现降压稳压的电路结构示意图；

图2是本申请中串并结构选择单元的结构示意图；

图3是本申请中串联控制单元的结构示意图；

图4是本申请中并联控制单元的结构示意图；

图5是本申请中开关驱动单元和电容串并执行单元的结构示意图；

图6是本申请中电容串并转换中进行能量回收的结构示意图；

图7是本申请中多级降压稳压电路进行串联的结构示意图；

图8是本申请中多级降压稳压电路进行串联的结构示意图。

具体实施方式

下面结合附图对本申请实施例进行详细描述。

以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。

还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践。

现有低压差稳压电路(LDO)，因输入电压和输出电压之间的压差将成为稳压器的功耗，无法适用于宽输入电压场合，常常只能适用于压差小的场合下。而降压型开关稳压器(BUCK)，虽然能够适用于宽输入电压场合，但受限于自身结构，电磁性能不好，还需要额外的储能电感、甚至是外部MOS管等，以及需要复杂的驱动电路。

有鉴于此，在对稳压电路及降压稳压方式进行深入研究及改进探索后，本说明书实施例提出了一种降压稳压处理方案：如图1所示，通过确定电容分压的串并联级数，从而通过控制电容的串并联实现宽输入电压范围、高电源转换效率的新型降压电路，不再采用传统方式中的片外电感方式产生降压输出电压。其中，该新型降压电路的功能模块包括：串并结构选择单元、串联控制单元、并联控制单元、开关驱动单元和电容串并执行单元。

串并结构选择单元，用于针对不同输入电压下，生成电容串并联级数相关的串并联选择信号SPi(如图1中示意的SP1至SPm)，并将信号输出至下一级串联控制单元和并联控制单元；

串联控制单元用于根据输入的串并联选择信号，生成用于控制电容进行串联的串联信号DSi(如图1中示意的DS1至DSm)，并将串联信号输出至下一级开关驱动单元，以在电容串并联执行单元中在电容串联时，实现电容分压式降压的作用；

并联控制单元，用于生成控制电容并联的并联信号DRi(如图1中示意的DR1至DRm)，并将并联信号输出至下一级开关驱动单元，以在电容串并联执行单元中在电容并联时，实现降压后提供输出驱动电流的作用；

开关驱动单元，用于根据输入的每一个电容器对应的串联信号和并联信号，生成控制该电容两端极板连接到不同位置的执行信号(如图1中示意的OUT1至OUTq，需要说明的是，下标q可以与前述的下标m相等或不相等，这里不作限定)，使得电容串并联执行单元中的电容在执行信号的精确开关延时控制下完成串并联转换动作，使得输出电压为输入电压降压后的对应电压值，例如M个电容器进行串并联转换的降压稳压中，输出电压Vo＝Vin/M。

需要说明的是，串并联电容器的数量、各电路单元产生的控制信号及数量等，可根据实际应用需要进行确定，这里不作具体限定。

通过基于电容器的串并联转换实现降压稳压，不仅能够适应大范围的输入电压应用场合，而且电路中无需传统方案中需要使用外部储能电感、MOS管等，以及对输入电压的电磁干扰小，可满足各种嵌入式***对二次电压的应用需要。

另外，在新型的降压稳压电路中，输入电压直接用于决策出电容器串并联级数，因而可以利用串并结构选择单元根据输入电压来生成多个控制电容器完成串并转换用的数字信号，以及是依靠电容器实现降压能量转换，无需传统方案中使用外部储能电感、甚至是功率MOS管进行降压稳压。因此，在适应极宽输入电压范围的应用场合极外，即使在输出电压与输入电压之间存在大压差下，整体电路产生的热量也极少，也无需大面积散热器，电路所占面积也能够会大大减小。以及，通过调整电容器的串并联以及将多个模块进行级数串联，可灵活实现出一定范围内的输出负载可调，可以适应不同负载的环境。

在一些实施方式中，串并结构选择单元可以采用电阻器和比较器，通过电阻分压得到不同分压电压，然后将分压电压用于比较器进行比较后输出，以根据输入电压形成串并联控制信号。

如图2所示，串并结构选择单元包括一连串电阻对输入电压进行分压后，获得相应的分压电压(如图2示意的REF_1D1、REF_1Dm)，这些分压电压相应地输入到比较器的正向输入端，比较器的另一端接带隙基准电压VREF，从而比较器相应输出对应的数字信号(如图2示意的ON_2、ON_M等)作为串并联信号。

在一些实施方式中，可以采用相应数字电路对比较器输出进行整型及驱动后形成新信号，使得新信号与后级电路更容易连接，更适合信号传输及驱动控制等。

如图2所示，比较器输出信号(如图2示意的ON_2、ON_M)连接到相应与门的一个输入端，而与门的另一个输入端接输出电压参考电平VREG，与门的输出与NMOS管的栅极相连，NMOS管源极输出经由一个电阻产生对应偏置电流，以及该偏置电流由电流镜后形成可供下一级电路作为输入的电流控制信号作为串并联信号。

需要说明的是，CLK的的高低电平对应为VREG和0V，因而通过CLK的高电平结合与门实现串并联信号的精确输出控制。

如图2示意，第一与门AND_1的输出，与第一NMOS管M_1的栅极相连，第一NMOS管M_1的源极输出经由一个电阻产生第一偏置电流Ibias1，该第一偏置电流Ibias1经第一电流镜(即电流镜_1)后形成电流控制信号I1作为下一级电路(即串联控制单元)的输入。

在一些实施方式中，当串并结构选择单元输出的控制信号为电流控制信号时，串联控制单元可采用相应电流镜及反相器等电路根据电流控制信号生成对应的串联控制信号。

整体电路的串并联可以由一个占空比1/2的时钟信号CLK控制，当CLK为高电平时，电路处于串联状态，高电平CLK信号触发串联控制单元当中的电流源产生电流，实现电路由上至下逐级串联。当CLK信号为低电平时，电路处于并联状态，低电平CLK信号触发并联控制单元，产生时钟信号CLK_A以及由CLK_A触发的时钟信号对CTL_S1、CTL_S1B，实现电路由下至上的逐级并联。

如图3所示，以两个电容器串联控制为例，串联控制单元可以包括第三电流镜(即电流镜_3)、第四电流镜(即电流镜_4)，相应地电流镜的输入电流信号分别为前述示例的电流控制信号(即I1、I2)，以及电流镜相应输出端接到对应的第一反相器(即反相器_1)、第二反相器(即反相器_2)的输入端(如图3示意的DS_1、DS_2)。

串联控制单元的主要支路由一个电流源IBIAS提供电流，电流流经DS_1和第一电阻R1到达第一PMOS管PM_S1的源极，然后该电流由PM_S1的漏极流经DS_2和第二电阻R2到达第二PMOS管PM_S2的源极。点DS_1、DS_2处的电压分别由第一反相器、第二反相器后输出串联信号DS1、DS2。

在一个示例中，反相器可以由多个MOS管构成。如图3示意，在第一反相器中，与第一电容器对应的第一上极板电平信号TOM，经电阻及PMOS管后将输入反相器的DS_1处电压转换为反相器的输出DS1，以及第一下极板电平信号BOM经NMOS管后，将输入反相器的DS_1处电压转换为反相器的输出DS1。换言之，当DS_1处于高电位时，DS1取决于BOM，而当DS_1处于低电位时，DS1取决于TOM。

进一步，在对BOM决定DS1的电路处理中，可以采用两个NMOS管，其中BOM连接于第一个NMOS管的栅极和源极，第二个NMOS管的栅极连接DS_1，第二个NMOS管的漏极连接DS1，第二个NMOS管的源极连接第一个NMOS管的漏极。

需要说明的是，第二反相器可以采用与第一反相器相同的电路形式，具体可参见图3的示意，这里不再展开。

在串联控制单元中采用反相器输出串联信号后，该串联信号可以输出至开关驱动单元，由开关驱动单元进一步处理后形成电容串并联执行单元所需的执行信号。

在一些实施方式中，并联控制单元可以采用电阻、MOS管等电路，来生成并联信号。

如图4所示，并联控制单元可以包括第三电阻R3、第四电阻R4，经由电阻后的点电压(如图4示意的DR_1、DR_2)。

一方面，该点电压经由相应反相器后输出相应电压(如图4示意的DR1、DR2)作为下一级开关驱动单元的输入信号；

另一方面，该点电压与相应MOS管(如图4示意的NM_P1、NM_P3)的漏极相接，该MOS管的源极与相应另一MOS管(如图4示意的NM_P2、NM_P4)的漏极相连，其中该另一MOS管(如图4示意的NM_P2、NM_P4)的栅极接时钟信号CLK_A，以及该另一MOS管的源极接相应不同极电容的下极板电压(如图4示意的BO1、BO0)。还有，对管NM_P5、NM_P6的栅极分别接入由CLK_A触发的时钟信号对CTL_S1、CTL_S1B，该对管的漏极相应接上极板电压TO1和下极板电压BO2，源极共同接到NM_P1的栅极；

同理，对管NM_P7、NM_P8的栅极接相应的时钟信号对CTL_2S、CTL_S2B，该对管的漏极相应接另一上极板电压TO0和另一下极板电压BO1，源极共同接到NM_P3的栅极。

实施中，第二时钟信号(如4图中示意的CLK_A)的高低电平分别对应是VREG和0V，当CLK_A为VREG且对应的BO接GND时，接入CLK_A的NMOS才会打开，从而触发电路实现并联。另外，反向时钟对CTL_S的高低电平对应该级电容的上下极板电压，当该级电路并联完成后，相应CLK_SB为高所对应的NMOS打开，即并联完成后该NMOS的漏极接的是电容下级板电压大小为GND，该NMOS管源极输出为低电平，由源极控制的NMOS(如4图示意的NM_P1、NM_P3)就会关死，此时该支路就没有电流，减小了损耗。

因此，电路的串并转换是由第一时钟信号CLK控制的，电路复位状态可以为电容并联状态，当CLK为高电平时，触发串联支路实现电路逐级串联，当串联完成后利用Vin输入能量完成充电后，CLK信号变低时，触发并联支路实现电路并联输出，且并联信号只是对SR触发器进行了短暂的触发，使得电路实现降压后的稳定输出。

通过时钟信号CLK_A和时钟信号对CTR_S的配合控制，实现精确的并联信号生成及输出控制。

在一些实施方式中，开关驱动单元可以基于输入的串联信号和并联信号，采用SR触发器(也可称为RS触发器，这里不作区分)生成对应的串并联执行信号，使得串并联执行信号能够互斥，保证电路工作的正确性和可靠性。

如图5所示，开关驱动单元可包括以SR触发器为主的数字逻辑部分。第一触发器(如图5示意的SR触发器_1)的输入端S1、R1分别接串联控制单元和并联控制单元DS1、DR1，该触发器开关驱动输出信号对应为OUT1、OUT2。

同理，第二SR触发器(如图5示意的SR触发器_2)的输入端S2、R2分别接串联控制单元和并联控制单元DS2、DR2，该触发器开关驱动输出信号对应为OUT3、OUT4。

在一些实施方式中，电容串并执行单元中可以是多个电容器在开关驱动单元的输出信号控制下进行串并转换的电路单元，即电容串并执行单元包括由多个电容器和用于将多个电容器进行串联、并联连接及转换的开关电路。

如图5所示，电容串并执行单元包括第一电容串并单元和第二电容串并单元。其中，第一电容串并单元包括PM1、PM2、NM1、NM2等MOS管，以及第一电容器C1；第二电容串并单元包括PM3、PM4、NM3、NM4等MOS管，以及第二电容器C2。

连接关系示意如下：PM1和NM1的栅极分别接开关驱动单元输出的OUT1、OUT2，PM1的栅极与PM2的栅极相接，PM1的源极与PM2的源极相接并一起接到第一电容器C1的上极板，PM1的漏极与NM1的漏极相接，并一起接到第二电容器电容C2的上极板。PM2的漏极与NM2的栅极相连，NM1的源极与NM2的漏极相连并一起接到第一电容器C1的下极板；

同理，PM3和NM3的栅极分别接开关驱动单元输出的OUT3、OUT4，PM3的栅极与PM4的栅极相接，PM3的源极与PM4的源极相接并一起接到第二电容器C2的上极板，PM3的漏极与NM3的漏极相接，PM4的漏极与NM4管的栅极相连，NM3的源极与NM4的漏极相连并一起接到第二电容器C2的下极板；

另外，PM1及NM1的漏极与PM3及PM4的源极相连以构成两个电容串并单元之间进行串并转换的结构。

参考图2-图5，以及上述示例内容，通过电容串并进行降压的过程如下示意说明：

根据输入电压范围的不同，经过电阻分压后，每一级所得输出电压大小相对不同。电阻分压后所得输出信号通过比较器与一个基准电压相对比，产生相对应的高低电平信号，由高低电平控制参与串并联的级数，不参与串并转换的电容与最低级电容并联到一起参与电路工作，从而实现对输入电压Vin的降压稳压输出获得输出电压Vo。

参考图2-图5，以及上述示例内容，电容串并实现过程如下示意说明：

当由串联到并联转换时，依次有低级到高级逐级进行并联，转换过程为第一电容器C1上极板电压保持不变，通过将第一电容器C1下极板拉到地，依据电容两端电压不能突变，从而实现将C1与C2并联。需要说明的是，多级情况下同理将电容逐级拉低，最终实现由串到并的转换；

当由并联到串联转换时，依次由高级到低级进行串联，转化过程为第一电容器C1下极板与第二电容器C2上级板连接，通过将C1下极板拉高，依据电容两端电压不能突变，从而实现C1与C2的串联。需要说明的是，多级情况下同理将电容逐级拉高，最终实现由并到串的转换。

参考图2-图5，以及上述示例内容，触发电容串并条件的一种示例如下：

当由串联转并联时，前一串联时刻，电压BO0＝GND＝0V；在并联时刻，时钟信号CLK_A电压大小等于VREG。此时并联控制单元当中的MOS管NM_P4打开，将点电压DR_2拉低，触发开关驱动单元进行电容并联。因为前一串联时刻，电压BO1等于TO0，当时钟信号CLK_A＝VREG时，MOS管NM_P2无法打开，无法将点电压DR_1拉低，故电容由串转并是按照从下到上逐级进行；

当由并联转串联时，由开启电流源IBIAS提供一支路电流，通过电阻分压逐级拉高反相器输入端电压，触发开关驱动单元实现电容串联。因支路电流通过电阻抬升电压需逐级进行，故电容由并转串是按照从上到下逐级进行。

参考图6，通过能量回收来提高效率的一种实现方式如下：

当电容处于串联充电条件时，电荷除流入电容上极板以外，还会流入寄生二极管等寄生器件当中。当电路开始由串联转并联时，此时寄生器件上电压大于电容上级板电压，寄生器件上存在的电荷会重新流回电容上极板，实现对能量的回收。通过能量回收，减少能量损耗，从而提高该电源转换器的转换效率。因此，串并转换中通过能量回收效应，极大地提高了降压稳压的转换效率。

基于相同发明构思，本说明书还提供一种降压稳压器，该降压稳压器的稳压单元核心为前述任意一个实施例的降压稳压电路，即降压稳压单元包括至少两个串联级联的降压稳压电路，其中前一级降压稳压电路的输出电压为下一级降压稳压电路的输入电压。

参考图7-图8，由两级降压稳压电路构成稳压核心电路的一种示例如下：

实际电路搭建过程中，采用左右完全对称的结构，通过互补的时钟信号来控制左右两端电路的工作方式。电路结构采用两级串联，第一级为M级电容串并联结构，第二级为N级电容串并联结构，且第一级输出的TO0作为第二级电路的输入，故此电路可实现降压M*N倍。因此，当第一级使用M级电容进行串并，第二级使用N级电容进行串并时，可以实现输出电压是输入电压的1/M*N倍的功能。

基于相同发明构思，本说明书还提供一种电源管理器，在该电源管理器中的稳压单元中，稳压单元可以包括前述任意一个示例所述的降压稳压电路，或者是前述示例所述的降压稳压器，为电源管理中进行二次稳压的电路核心单元。

基于相同发明构思，本说明书还提供一种嵌入式***，在该嵌入式***中，其二次电源的核心模块可以包括前述任意一个示例所述的降压稳压电路，或者降压稳压器，亦或者是电源管理器，从而基于该核心模块为嵌入式***提供稳定的二次电压。

本说明书中，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的实施例而言，描述比较简单，相关之处参见前述实施例的部分说明即可。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种降压稳压电路，其特征在于，包括：串并结构选择单元、串联控制单元、并联控制单元、开关驱动单元和电容串并执行单元；

串并结构选择单元，用于在第一时钟信号的第一电平状态触发下，针对输入电压，生成电容串并联级数对应的串并联选择信号，并将串并联选择信号输出至下一级串联控制单元；

串联控制单元用于根据输入的串并联选择信号，生成用于控制电容进行串联的串联信号，并将串联信号输出至下一级开关驱动单元，以在电容串并联执行单元中将电容转换为串联结构实现电容分压式降压；

并联控制单元，用于在第一时钟的第二电平状态触发下，生成控制电容进行并联的并联信号，并将并联信号输出至下一级开关驱动单元，以在电容串并联执行单元中将电容转换为并联结构实现降压后提供输出驱动电流；

开关驱动单元，用于将串联控制单元输出的串联信号和并联控制单元输出的并联信号，生成电容串并执行单元中电容器两端极板对应的串并执行信号；

电容串并执行单元，用于根据串并执行信号实现电容器在串联结构与并联结构之间的串并转换，以输出相应的降压稳压电压。

2.根据权利要求1所述的降压稳压电路，其特征在于，串并结构选择单元包括若干电阻器和若干比较器，其中若干电阻器用于将输入电压分压为多个不同分压电压，多个不同分压电压相应地输入到对应比较器的正输入端，比较器的负输入端接入基准电压。

3.根据权利要求2所述的降压稳压电路，其特征在于，串并结构选择单元还包括若干与门、若干第一电流镜及若干MOS管；其中，一个与门、一个第一电流镜和一个MOS管用于共同生成一个电流控制信号，且与门的一个输入端接入相应比较器的输出电平信号，与门的另一个输入端接入参考电平，与门的输出端用于驱动MOS管的栅极，MOS管的源极通过电阻产生偏置电流，偏置电路经对应的电流镜后形成电流控制信号作为所述串并联选择信号。

4.根据权利要求3所述的降压稳压电路，其特征在于，串联控制单元包括若干第二电流镜、若干第一反相器及串联电流支路；其中，串联电流支路位于第二电流镜的输出端和对应的第一反相器的输入端之间，串联电流支路中电流源的电流流经第二电流镜的输出端与其对应的第一反相器的输入端之间的连接点，第二电流镜用于接入相应的所述电流控制信号，以经串联电流支路上的串联电阻及MOS管后，在对应的第一反相器的输入端形成对应的第一点电位，使得所述第一点电位经第一反相器后形成相应的所述串联信号。

5.根据权利要求3所述的降压稳压电路，其特征在于，并联控制单元包括若干第一NMOS管、若干第二NMOS管、若干对管和若干第二反相器；其中，一第一NMOS管、一第二NMOS管、一对管和和一第二反相器共同构成一个并联信号的生成电路，第一NMOS管的栅极接入第二时钟信号CLK_A、源极连接于对应电容器的下极板、漏极连接于第二NMOS管的源极，第二NMOS管的漏极与第二反相器的输入端连接且经电阻后连接于对应电容器的上极板，对管为NMOS对管，NMOS对管的栅极分别输入由第二时钟信号CLK_A触发的对应时钟信号对、漏极分别连接上极板电压和下极板电压、源极互连后用于驱动第二NMOS管的栅极，以在第二反相器的输入端形成对应的并联电位，第二反相器将并联电位反向后输出对应的所述并联信号。

6.根据权利要求1所述的降压稳压电路，其特征在于，开关驱动单元包括若干SR触发器，其中SR触发器的R输入端用于接入相应的并联信号、S输入端用于接入相应的串联信号，并根据输入的并联信号和串联信号输出相应的所述串并执行信号。

7.根据权利要求1所述的降压稳压电路，其特征在于，电容串并执行单元包括若干级电容串并单元；其中，每一级电容串并单元包括电容器、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管；

第一PMOS管的栅极与第二PMOS管的栅极互连并接入串联信号对应的所述串并执行信号；

第一PMOS管的源极与第二PMOS管的源极和电容器的上极板互连且连接点作为与上一级电容串并单元进行串并联的连接点；

第一PMOS管的漏极与第一NMOS管的漏极互连后作为与下一级电容串并单元进行串并联的连接点；

第一NMOS管的栅接入接入并联信号对应的所述串并执行信号；

第一NMOS管的源极与第二NMOS管的漏极和电容器的下极板互连；

第二PMOS管的漏极与第二NMOS管的栅极互连，第二NMOS管的源极接地。

8.一种降压稳压器，包括降压稳压单元，其特征在于，降压稳压单元包括至少两个串联级联的降压稳压电路，其中前一级降压稳压电路的输出电压为下一级降压稳压电路的输入电压，以及降压稳压电路为如权利要求1-7中任意一项所述的降压稳压电路。

9.一种电源管理器，包括稳压单元，其特征在于，所述稳压单元包括如权利要求1-7中任意一项所述的降压稳压电路，或者所述稳压单元包括如权利要求8中所述的降压稳压器。

10.一种嵌入式***，包括二次电源模块，其特征在于，所述二次电源模块包括如权利要求1-7中任意一项所述的降压稳压电路，或者所述二次电源模块包括如权利要求8中所述的降压稳压器，或者所述二次电源模块包括如权利要求9中所述的电源管理器。