CN115934595A - 算术编码数据处理电路、设备及方法 - Google Patents

Abstract

本公开提供一种算术编码数据处理电路、设备及方法，通过数据分流模块接收当前数据，并将当前数据分成两路数据，分别交替向第一数据缓存模块和第二数据缓存模块发送该两路数据，以使第一数据缓存模块和第二数据缓存模块能够交替将数据发送给数据处理模块，实现了数据的乒乓管线传输，从而完成从算术编码模块输出到存储模块的数据调度和处理，数据传输不间断，时序较好，处理效率较高。

Description

算术编码数据处理电路、设备及方法

技术领域

本公开涉及数据处理技术领域，尤其涉及算术编码数据处理电路、设备及方法。

背景技术

算术编码是一种无损数据压缩方法，是一种熵编码。下面以一种常见的设计过程中的场景进行说明，算术编码模块的输出是8bit的随机长度数据，而最终以128bit的固定长度存储至内存中，例如，内存可以是双倍速率同步动态随机存储器(DDR)。

这种场景下，需要进行数据的处理，按照常规的移位寄存器进行处理，数据是非流水的，模块的处理效率不高。

发明内容

本公开实施例提供一种算术编码数据处理电路、设备及方法，能够解决数据处理是非流水的，模块处理效率不高的问题。所述技术方案如下：

根据本公开实施例的第一方面，提供一种算术编码数据处理电路，包括：依次连接的数据分流模块、总数据缓存模块和数据处理模块；所述总数据缓存模块包括：并联的第一数据缓存模块和第二数据缓存模块；

所述数据分流模块用于接收当前数据，并将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据；

所述第一数据缓存模块和所述第二数据缓存模块用于分别交替输出所述两路数据至所述数据处理模块；

所述数据处理模块用于根据所述两路数据，得到目标数据。

可选的，所述数据分流模块包括：数据仲裁模块；所述数据仲裁模块用于将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据。

可选的，所述数据仲裁模块具体用于：

将所述当前数据分成第一路数据、第二路数据、第三路数据和第四路数据；

所述第一路数据和所述第二路数据通过第一数据选择器，得到第一缓存数据；所述第一数据选择器的输出端与所述第一数据缓存模块的输入端连接；

所述第三路数据和所述第四路数据通过第二数据选择器，得到第二缓存数据；所述第二数据选择器的输出端与所述第二数据缓存模块的输入端连接。

可选的，所述数据仲裁模块还包括仲裁器；所述仲裁器用于确定所述当前数据长度，以及确定向所述第一数据缓存模块和所述第二数据缓存模块发送数据的情况。

可选的，所述数据分流模块还包括：数据缓冲模块；所述数据缓冲模块的输出端与所述数据仲裁模块的输入端连接；所述数据缓冲模块用于接收并缓存所述当前数据，并向所述数据仲裁模块发送缓存的所述当前数据。

可选的，所述数据处理模块具体用于：

拼接所述第一数据缓存模块和所述第二数据缓存模块发送的当前数据，得到拼接数据；

将所述拼接数据扩大到预设长度，得到目标数据。

根据本公开实施例的第二方面，提供一种算术编码数据处理设备，包括如上述第一方面所述的算术编码数据处理电路。

根据本公开实施例的第三方面，提供一种算术编码数据处理方法，所述方法应用于算术编码数据处理电路，所述算术编码数据处理电路包括：依次连接的数据分流模块、总数据缓存模块和数据处理模块；所述总数据缓存模块包括：并联的第一数据缓存模块和第二数据缓存模块；所述方法包括：

所述数据分流模块接收当前数据，并将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据；

所述第一数据缓存模块和所述第二数据缓存模块分别交替输出所述两路数据至所述数据处理模块；

所述数据处理模块根据所述两路数据，得到目标数据。

可选的，所述数据分流模块包括：数据仲裁模块和数据缓冲模块，所述数据缓冲模块的输出端与所述数据仲裁模块的输入端连接；所述数据分流模块接收当前数据，并将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据，包括：

所述数据缓冲模块接收并缓存当前数据，并向所述数据仲裁模块发送缓存的所述当前数据；

所述数据仲裁模块将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据。

可选的，所述数据仲裁模块将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据，包括：

将所述当前数据分成第一路数据、第二路数据、第三路数据和第四路数据；

所述第一路数据和所述第二路数据通过第一数据选择器，得到第一缓存数据，并向所述第一数据缓存模块发送所述第一缓存数据；

所述第三路数据和所述第四路数据通过第二数据选择器，得到第二缓存数据，并向所述第二数据缓存模块发送所述第二缓存数据。

本实施例提供的算术编码数据处理电路、设备及方法，通过数据分流模块接收当前数据，并将当前数据分成两路数据，分别交替向第一数据缓存模块和第二数据缓存模块发送该两路数据，以使第一数据缓存模块和第二数据缓存模块能够交替将数据发送给数据处理模块，实现了数据的乒乓管线传输，从而完成从算术编码模块输出到存储模块的数据调度和处理，数据传输不间断，时序较好，处理效率较高。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

图1为本公开实施例提供的一种算术编码数据处理设备的结构示意图；

图2为本公开实施例提供的一种算术编码数据处理电路的结构示意图；

图3为本公开实施例提供的一种数据仲裁模块的结构示意图；

图4为本公开实施例提供的一种数据处理模块的结构示意图。

附图标记说明

1：算术编码模块；

2：算术编码数据处理电路；

3：存储模块；

21：数据分流模块；

22：总数据缓存模块；

23：数据处理模块；

211：数据缓冲模块；

212：数据仲裁模块；

221：第一数据缓存模块；

222：第二数据缓存模块。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。

算术编码是一种无损数据压缩方法，是一种熵编码。下面以一种常见的设计过程中的场景进行说明，算术编码模块的输出是8bit的随机长度数据，而最终以128bit的固定长度存储至内存中，例如，内存可以是双倍速率同步动态随机存储器(DDR)。

这种场景下，需要进行数据的处理，按照常规的移位寄存器进行处理，数据是非流水的，模块的处理效率不高。另外，这样的设计有冗长的缓存和复杂的判断逻辑，最终硬件实现的时序较差。

本公开实施例提供的算术编码数据处理电路，数据利用乒乓操作进行乒乓管线(pipeline)传输，从而完成从算术编码模块输出到存储模块的数据调度和处理，数据是传输不间断，时序较好，处理效率较高。

下面以具体的实施例对本公开提供的技术方案进行详细说明。

本公开实施例提供的算术编码数据处理电路可以应用在算术编码数据处理设备上，下面介绍一种算术编码数据处理设备。

请参见图1，图1为本公开实施例提供的一种算术编码数据处理设备的结构示意图。本实施例提供的算术编码数据处理设备可以包括但不限于算术编码模块1、算术编码数据处理电路2和存储模块3。

通常算术编码模块1输出数据到算术编码数据处理电路2中进行处理，得到适合存储到存储模块3的预设长度的数据，将该预设长度的数据发送给存储模块3，以使存储模块3存储该预设长度的数据。

其中，算术编码数据处理电路2可以包括但不限于：依次连接的数据分流模块21、总数据缓存模块22和数据处理模块23。其中，总数据缓存模块22可以包括但不限于并联的第一数据缓存模块221和第二数据缓存模块222。

数据分流模块21用于接收当前数据，并将当前数据分成两路数据，分别交替向第一数据缓存模块221和第二数据缓存模块222发送两路数据；

第一数据缓存模块221和第二数据缓存模块222用于分别交替输出两路数据至数据处理模块23；

数据处理模块23用于根据两路数据，得到目标数据。

本实施例提供的算术编码数据处理电路，通过数据分流模块接收当前数据，并将当前数据分成两路数据，分别交替向第一数据缓存模块和第二数据缓存模块发送该两路数据，以使第一数据缓存模块和第二数据缓存模块能够交替将数据发送给数据处理模块，实现了数据的乒乓管线传输，从而完成从算术编码模块输出到存储模块的数据调度和处理，数据传输不间断，时序较好，处理效率较高。

在一些实施例中，上述数据分流模块21可以包括：数据仲裁模块212。

数据仲裁模块212用于将当前数据分成两路数据，分别交替向第一数据缓存模块221和第二数据缓存模块222发送两路数据。

在一些实施例中，数据仲裁模块212可以用于：

将当前数据分成第一路数据、第二路数据、第三路数据和第四路数据；

第一路数据和第二路数据通过第一数据选择器，得到第一数据缓存模块221的输入端连接；

第三路数据和第四路数据通过第二数据选择器，得到第二缓存数据；第二数据选择器的输出端与第二数据缓存模块222的输入端连接。

本实施例中，可以通过数据仲裁模块212将数据分流，交替输入第一数据缓存模块221和第二数据缓存模块222。

在一些实施例中，数据仲裁模块212还包括仲裁器；仲裁器用于确定当前数据长度，以及确定向第一数据缓存模块221和第二数据缓存模块222发送数据的情况。

本实施例中，由于需要将数据分别交替存储在第一数据缓存模块221和第二数据缓存模块222，因此可以通过仲裁器确定第一缓存数据是否向第一数据缓存模块221发送，以及第二缓存数据是否向第二数据缓存模块222发送。

本实施例，仲裁模块和数据处理模块设计较现有的方式简单，更易实现且时序更容易满足。

在一些实施例中，数据分流模块21还包括：数据缓冲模块211；数据缓冲模块211的输出端与数据仲裁模块212的输入端连接；数据缓冲模块211用于接收并缓存当前数据，并向数据仲裁模块212发送缓存的当前数据。

本实施例中，算术编码模块每次输出的当前数据，但是数据长度可能是1也可能是2，且前一次输出的结果依赖于后一次输出结果，需要判断是否有进位信号进行进位操作。因此，可以通过数据缓存模块延缓算术编码模块输出的当前数据，以使数据仲裁模块可以充分判断当前数据是否需要进位等。

在一些实施例中，数据处理模块23具体用于：

拼接第一数据缓存模块221和第二数据缓存模块222发送的当前数据，得到拼接数据；

将拼接数据扩大到预设长度，得到目标数据。

其中，预设长度为预先设置的数据长度，预设长度大于当前数据的数据长度。例如，预设长度可以是与数据处理模块23连接的存储模块3存储数据的长度。

下面以图2-4的具体示例介绍一种本公开提供的算术编码数据处理电路，请参见图2，图2为本公开实施例提供的一种算术编码数据处理电路的结构示意图，算术编码数据处理电路2在本实施例中也可以称为基于乒乓结构的算术编码数据处理模块，基于乒乓结构的算术编码数据处理模块包括依次连接的输入数据缓存模块、数据仲裁模块、2个先进先出的数据缓存器(First InFirstOut，简称FIFO)，以及一个数据处理模块。算术编码模块与数据缓冲模块连接，数据处理模块与双倍速率同步动态随机存储器(DDR)模块连接。

其中，算术编码模块的输出连接到数据缓冲模块的输入端。算术编码模块1的每次输出为8bit，但是数据长度可能是1也可能是2，且前一次输出的结果依赖于后一次输出结果，需要判断是否有进位信号进行进位操作。

其中，数据缓存模块用于延迟算术编码模块的输出结果。数据缓存模块的输出端与数据仲裁模块的输入端连接。

其中，数据仲裁模块判断当前输入数据是否需要进位。请参见图3，图3为本公开实施例提供的一种数据仲裁模块的结构示意图。当前输入数据经过复刻函数(fork)被分成四个数据流，该四个数据流可以分别用DATA0、DATA1、DATA2和DATA3表示。其中，DATA0和DATA2为数据长度为1时需要存入FIFO的数据，DATA1或者DATA3为数据长度为2时与DATA0或者DATA2同时存入FIFO的数据。通过仲裁器(Arbiter)判断当前数据长度和当前传输FIFO给出的选择信号，DATA0和DATA1经过MUX0选择输入FIFO0，DATA2和DATA3经过MUX1选择输入FIFO1，两者交替进入FIFO，这样当数据在处理FIFO的输出时，输入端数据还能继续进入，数据流水不会堵住。数据经过FIFO以后输入到数据处理模块。

请参见图4，图4为本公开实施例提供的一种数据处理模块的结构示意图，如图4所示，两个FIFO的8bit输入经过拼接函数(join)先拼接成1个16bit长度的数据，再通过upsize拼接成一个128bit的数据，输出到DDR模块。

本实施例提供的一种基于乒乓结构的算术编码数据处理模块，属于编码器数据处理领域。数据利用乒乓操作进行pipeline(管线)传输，并设计了相适应的仲裁模块和处理模块，以完成从算术编码模块1输出到DDR存储模块3的数据调度和处理。

本公开提供一种算术编码数据处理设备，该算术编码数据处理设备包括上述任一实施例的算术编码数据处理电路。

本公开提供一种算术编码数据处理方法，该方法应用于算术编码数据处理电路，算术编码数据处理电路包括：依次连接的数据分流模块、总数据缓存模块和数据处理模块；总数据缓存模块包括：并联的第一数据缓存模块和第二数据缓存模块；本实施例提供的方法包括以下步骤：

步骤101、数据分流模块接收当前数据，并将当前数据分成两路数据，分别交替向第一数据缓存模块和第二数据缓存模块发送两路数据；

步骤102、第一数据缓存模块和第二数据缓存模块分别交替输出两路数据至数据处理模块；

步骤103、数据处理模块根据两路数据，得到目标数据。

在一些实施例中，数据分流模块包括：数据仲裁模块和数据缓冲模块，数据缓冲模块的输出端与数据仲裁模块的输入端连接；步骤101可以包括：

步骤1011、数据缓冲模块接收并缓存当前数据，并向数据仲裁模块发送缓存的当前数据；

步骤1012、数据仲裁模块将当前数据分成两路数据，分别交替向第一数据缓存模块和第二数据缓存模块发送两路数据。

在一些实施例中，步骤1012可以包括：

将当前数据分成第一路数据、第二路数据、第三路数据和第四路数据；

第一路数据和第二路数据通过第一数据选择器，得到第一缓存数据，并向第一数据缓存模块发送第一缓存数据；

第三路数据和第四路数据通过第二数据选择器，得到第二缓存数据，并向第二数据缓存模块发送第二缓存数据。

本实施例提供的方法其实现原理和技术效果与上述电路实施例类似，此处不再赘述。

本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。

Claims (10)

1.一种算术编码数据处理电路，其特征在于，包括：依次连接的数据分流模块、总数据缓存模块和数据处理模块；所述总数据缓存模块包括：并联的第一数据缓存模块和第二数据缓存模块；

所述数据分流模块用于接收当前数据，并将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据；

所述第一数据缓存模块和所述第二数据缓存模块用于分别交替输出所述两路数据至所述数据处理模块；

所述数据处理模块用于根据所述两路数据，得到目标数据。

2.根据权利要求1所述的算术编码数据处理电路，其特征在于，所述数据分流模块包括：数据仲裁模块；所述数据仲裁模块用于将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据。

3.根据权利要求2所述的算术编码数据处理电路，其特征在于，所述数据仲裁模块具体用于：

将所述当前数据分成第一路数据、第二路数据、第三路数据和第四路数据；

所述第一路数据和所述第二路数据通过第一数据选择器，得到第一缓存数据；所述第一数据选择器的输出端与所述第一数据缓存模块的输入端连接；

所述第三路数据和所述第四路数据通过第二数据选择器，得到第二缓存数据；所述第二数据选择器的输出端与所述第二数据缓存模块的输入端连接。

4.根据权利要求2所述的算术编码数据处理电路，其特征在于，所述数据仲裁模块还包括仲裁器；所述仲裁器用于确定所述当前数据长度，以及确定向所述第一数据缓存模块和所述第二数据缓存模块发送数据的情况。

5.根据权利要求2所述的算术编码数据处理电路，其特征在于，所述数据分流模块还包括：数据缓冲模块；所述数据缓冲模块的输出端与所述数据仲裁模块的输入端连接；所述数据缓冲模块用于接收并缓存所述当前数据，并向所述数据仲裁模块发送缓存的所述当前数据。

6.根据权利要求2所述的算术编码数据处理电路，其特征在于，所述数据处理模块具体用于：

拼接所述第一数据缓存模块和所述第二数据缓存模块发送的当前数据，得到拼接数据；

将所述拼接数据扩大到预设长度，得到目标数据。

7.一种算术编码数据处理设备，其特征在于，包括如权利要求1至6任一项所述的算术编码数据处理电路。

8.一种算术编码数据处理方法，其特征在于，所述方法应用于算术编码数据处理电路，所述算术编码数据处理电路包括：依次连接的数据分流模块、总数据缓存模块和数据处理模块；所述总数据缓存模块包括：并联的第一数据缓存模块和第二数据缓存模块；所述方法包括：

所述数据分流模块接收当前数据，并将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据；

所述第一数据缓存模块和所述第二数据缓存模块分别交替输出所述两路数据至所述数据处理模块；

所述数据处理模块根据所述两路数据，得到目标数据。

9.根据权利要求8所述的方法，其特征在于，所述数据分流模块包括：数据仲裁模块和数据缓冲模块，所述数据缓冲模块的输出端与所述数据仲裁模块的输入端连接；所述数据分流模块接收当前数据，并将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据，包括：

所述数据缓冲模块接收并缓存当前数据，并向所述数据仲裁模块发送缓存的所述当前数据；

所述数据仲裁模块将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据。

10.根据权利要求9所述的方法，其特征在于，所述数据仲裁模块将所述当前数据分成两路数据，分别交替向所述第一数据缓存模块和所述第二数据缓存模块发送所述两路数据，包括：

将所述当前数据分成第一路数据、第二路数据、第三路数据和第四路数据；

所述第一路数据和所述第二路数据通过第一数据选择器，得到第一缓存数据，并向所述第一数据缓存模块发送所述第一缓存数据；

所述第三路数据和所述第四路数据通过第二数据选择器，得到第二缓存数据，并向所述第二数据缓存模块发送所述第二缓存数据。

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