CN115862704A - 存储器装置 - Google Patents

Abstract

提供了存储器装置。所述存储器装置包括：存储器单元阵列；存储器中处理(PIM)电路，被配置为执行处理操作；以及控制逻辑电路，被配置为控制正常模式和内部处理模式。控制逻辑电路在内部处理模式下将通过PIM电路的处理操作获得的操作结果写入存储器单元阵列中，并且将从存储器单元阵列读取的读取数据提供给PIM电路。

Description

存储器装置

本申请基于并要求于2021年9月24日在韩国知识产权局提交的第10-2021-0126723号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。

技术领域

发明构思涉及设备和方法，更具体地，涉及用于减小内部处理操作的时序参数和功耗的存储器装置以及实现存储器装置的方法。

背景技术

诸如高性能和/或图形算法的应用是数据密集型和计算机密集型的。诸如深度神经网络的应用可能需要具有大规模计算和存储器能力的计算***来更准确地训练或学习其他数据集。存储器中处理(processing-in-memory，PIM，或称为存储器内处理)型存储器装置可在内部处理中执行计算***的计算操作中的一些计算操作。可通过存储器装置的PIM处理操作来减少计算***的计算操作。

无论存储器控制器与存储器装置之间的高效通信所需或期望的信号、时序、驱动和/或操作参数以及功能如何，PIM处理操作都可被执行。因为PIM处理操作使用从存储器单元阵列读取的数据而被执行，所以与“将从存储器单元阵列读取的数据输出到存储器控制器”相关的接口操作和/或存储器操作的时序参数和功能不重要。另外，因为PIM处理操作的结果被写入存储器单元阵列中，所以与“从存储器控制器接收写入数据和将接收的数据存储在存储器单元阵列中”相关的接口操作和/或存储器操作的参数和功能也不重要。

当PIM处理操作严格要求支持接口操作和/或存储器操作的时序参数时，会产生不必要的操作和延迟时间的代价。另外，通过与接口操作和/或存储器操作相关的内部信号的切换(toggle)、和/或内部电路的操作会产生功耗。存储器装置的PIM处理操作的延迟时间和功耗对计算***的处理效率和功耗具有显著影响。

发明内容

发明构思涉及用于减小存储器中处理(PIM)处理操作的时序参数和功耗的存储器装置和实现存储器装置的方法。

根据发明构思的一方面，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；PIM电路，被配置为执行处理操作；以及控制逻辑电路，被配置为：响应于从存储器控制器接收的至所述存储器装置的正常模式下的写入命令，控制所述存储器装置对由存储器控制器提供的写入数据执行写入操作，响应于从存储器控制器接收的至所述存储器装置的内部处理模式下的写入命令，控制所述存储器装置对通过所述处理操作获得的操作结果执行写入操作，以及控制所述存储器装置，使得在内部处理模式下执行的写入操作的第一时间比在正常模式下执行的写入操作的第二时间少。

根据发明构思的一方面，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；PIM电路，被配置为执行处理操作；以及控制逻辑电路，被配置为：响应于从存储器控制器接收的至所述存储器装置的正常模式下的读取命令，控制所述存储器装置将切换的读取数据选通信号(toggling read data strobe signal)和从存储器单元阵列读取的读取数据提供给存储器控制器，响应于从存储器控制器接收的至所述存储器装置的内部处理模式下的读取命令，将读取数据提供给PIM电路，并且控制所述存储器装置，使得响应于内部处理模式下的读取命令，读取数据和读取数据选通信号不被提供给存储器控制器。

根据发明构思的一方面，提供一种存储器装置，所述存储器装置包括：至少一个逻辑裸片；多个存储器裸片，堆叠在所述至少一个逻辑裸片上；以及贯穿硅过孔(TSV)，构成将所述至少一个逻辑裸片电连接到所述多个存储器裸片的总线。所述多个存储器裸片中的每个存储器裸片包括：存储器单元阵列，包括多个存储器单元；PIM电路，被配置为执行处理操作；以及控制逻辑电路，被配置为：响应于从存储器控制器接收的至所述存储器装置的正常模式下的写入命令，控制所述多个存储器裸片中的每个存储器裸片对由存储器控制器提供的写入数据执行写入操作，响应于从存储器控制器接收的至所述多个存储器裸片中的每个存储器裸片的内部处理模式下的写入命令，控制所述多个存储器裸片中的每个存储器裸片对通过所述处理操作获得的操作结果执行写入操作，并且控制所述存储器装置，使得在内部处理模式下执行的写入操作的第一时间比在正常模式下执行的写入操作的第二时间少。

附图说明

根据以下结合附图的详细描述，将更清楚地理解发明构思的示例实施例，在附图中：

图1是示出根据发明构思的示例实施例的包括执行内部处理操作的存储器装置的***的示图；

图2是示出根据发明构思的示例实施例的存储器装置的示图；

图3是示出根据发明构思的示例实施例的存储器装置的配置的框图；

图4和图5是各自示出根据发明构思的示例实施例的控制内部处理操作的控制逻辑电路的示图；

图6和图7是各自示出根据发明构思的示例实施例的存储器装置中的数据传输路径的示图；

图8和图9是各自示出根据发明构思的示例实施例的存储器装置中的信号传输路径的示图；

图10A和图10B是各自示出根据发明构思的示例实施例的存储器装置的写入操作的时序图；

图11A和图11B是各自示出根据发明构思的示例实施例的存储器装置的读取操作的时序图；以及

图12是示出根据发明构思的示例实施例的包括存储器装置的***的框图。

具体实施方式

图1是示出根据发明构思的示例实施例的包括执行内部处理操作的存储器装置的***100的示图。

参照图1，***100可执行诸如包括深度神经网络的学习***的应用或包括高性能计算操作或图形操作的应用。这些应用需要许多操作和高存储器能力。为了以并行方式协同地执行作业或任务、训练其他数据集和以高准确性学习其他数据集，功效和低延时在这些应用中可能是重要的。

***100可包括主机装置110和存储器装置120。主机装置110用于通过使用并行处理方法来执行整个作业或任务，在并行处理方法中，整个作业或任务被划分为由大量计算实体(例如，处理器、处理器中的核和存储器中处理(PIM)电路122)并行执行的多个较小作业。任务可包括具有层级的多个作业。每个作业可表示将由计算实体执行的可执行代码、将被处理的数据、由存储器装置120根据计算实体检测到的数据、通过执行代码操控的数据、以及将被存储的数据。

主机装置110可通过总线130通信地连接到存储器装置120。主机装置110可以是计算***(诸如，计算机、膝上型计算机、服务器、工作站、便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话或可穿戴装置)。可选地，主机装置110可以是包括在计算***中的组件的一部分(诸如，图形卡)。

主机装置110可包括在***100中执行公共计算操作的(一个或多个)处理器112、以及管理至存储器装置120的数据发送/来自存储器装置120的数据接收的存储器控制器114。作为处理和管理命令的***100的主要组件的处理器112主要执行操作***(OS)和应用。另外，处理器112可将复杂的作业或任务分配给多个计算实体，使得作业加载被并行地处理。处理器112可包括处理单元(诸如，中央处理器(CPU)、数字信号处理器(DSP)、图形处理器(GPU)、加密处理单元、物理处理单元或机器学习处理单元)。

处理器112可通过将各种算术运算、命令或内核(kernel)的执行分配到另一处理器或者卸载到存储器装置120上来提高效率。内核被定义为分组在一起以执行任务或可定义的子任务的一个或多个命令。将描述存储器装置120的PIM电路122通过由处理器112卸载的内核执行操作处理的示例。可通过PIM电路122执行各种操作处理。例如，关于人工智能(AI)，神经网络操作中的至少一些操作可通过PIM电路122执行。例如，处理器112可通过存储器控制器114控制存储器装置120，使得神经网络操作中的至少一些操作可通过PIM电路122执行。

存储器控制器114可根据主机装置110的存储器请求来访问存储器装置120。存储器控制器114可通过将命令CMD和地址ADDR提供给存储器装置120来控制存储器装置120的写入操作或读取操作。另外，用于写入操作的数据DQ和用于读取操作的数据DQ可在存储器控制器114与存储器装置120之间被发送和接收。可通过存储器控制器114与存储器装置120之间的总线130执行这样的存储器访问操作。

总线130可包括传输主时钟信号CK、写入数据选通信号WDQS和读取数据选通信号RDQS的时钟信号线、传输命令CMD/地址ADDR的命令/地址信号线以及传输数据DQ的数据线。为方便起见，示出了时钟信号线、命令/地址信号线以及数据线分别通过一条信号线连接在存储器控制器114与存储器装置120之间。然而，时钟信号线、命令/地址信号线以及数据线可通过多条信号线分别连接在存储器控制器114与存储器装置120之间。

存储器装置120可根据存储器控制器114的控制来写入或读取数据。示例性地，存储器装置120可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)装置。然而，发明构思不限于此，并且存储器装置120可以是易失性存储器装置(诸如，低功率双倍数据速率(LPDDR)SDRAM、宽I/O DRAM、高带宽存储器(HBM)和混合存储立方体(HMC))之一。根据示例实施例，存储器装置120可以是非易失性存储器装置(诸如，闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM))之一。

存储器装置120可在正常模式和内部处理模式中的任一模式下操作。正常模式表示根据存储器控制器114的控制执行一般的数据事务操作的操作模式，内部处理模式表示根据存储器控制器114的控制执行内部处理操作的操作模式。在数据事务操作中，存储器装置120可通过存储器控制器114的控制，根据DDR和/或LPDDR协议中预定的正常模式时序参数来执行命令和地址接收操作以及数据交换操作。在内部处理操作中，存储器装置120可通过存储器控制器114的控制，根据DDR和/或LPDDR协议中预定的内部处理模式时序参数来执行命令和地址接收操作以及数据交换操作。可不同地设置正常模式时序参数和内部处理模式时序参数。根据示例实施例，内部处理模式时序参数可被设置为具有小于正常模式时序参数的值的值。

存储器装置120可包括PIM电路122和控制逻辑电路126。PIM电路122可包括被配置为执行由主机装置110卸载的内核的一个或多个处理元件PE。PIM电路122是具有与包括在主机装置110中的处理器112类似的处理功能的硬件。当将PIM电路122称为内部处理器时，术语“内部”表示PIM电路122设置在存储器装置120中。因此，设置在存储器装置120“外部”的处理器可表示例如主机装置110的处理器112。

控制逻辑电路126可控制存储器装置120的总体操作，并且可包括PIM命令确定单元124。PIM命令确定单元124可确定施加到存储器装置120的命令CMD是指定正常模式的正常命令还是指定内部处理模式的PIM命令。当接收的命令是正常命令时，存储器装置120可通过控制逻辑电路126的控制在正常模式下执行数据事务操作。当接收的命令是PIM命令时，存储器装置120可通过控制逻辑电路126的控制在内部处理模式下执行内部处理操作。

控制逻辑电路126可通过将“与存储器装置120的正常模式下的写入数据或读取数据相关的延时的操作条件”设置为不同于“与存储器装置120的内部处理模式下的写入数据或读取数据相关的延时的操作条件”来执行控制。控制逻辑电路126可将“在正常模式下设置的与写入数据相关的写入数据选通信号WDQS”的操作条件在内部处理模式下控制为不设置(non-setting)，使得与写入数据相关的写入数据选通信号WDQS在内部处理模式下不切换(toggle)。控制逻辑电路126可将在正常模式下设置的与读取数据相关的读取数据选通信号RDQS的操作条件控制为不设置，使得与读取数据相关的读取数据选通信号RDQS在内部处理模式下不切换。

控制逻辑电路126可通过将“与存储器装置120的正常模式下的读取命令或写入命令相关的时序参数”设置为不同于“与存储器装置120的内部处理模式下的读取命令或写入命令相关的时序参数”来执行控制。控制逻辑电路126可通过将第一时序参数(例如，写入到读取延迟(tWTR)参数)设置为在基于写入命令的写入操作之后接收的读取命令的操作条件并通过将内部处理模式下的第一时序参数设置为比正常模式下的第一时序参数短来执行控制。控制逻辑电路126可通过将第二时序参数(例如，读取至写入延迟(tRTW)参数)设置为在基于读取命令的读取操作之后接收的写入命令的操作条件并通过将内部处理模式下的第二时序参数设置为比正常模式下的第二时序参数短来执行控制。

图2是示出根据发明构思的示例实施例的存储器装置的示图。图2示出由HBM实现的图1的存储器装置120。图2中所示的HBM配置作为示例被提供，而不一定是真实的HBM配置。另外，图2中作为示例示出的HBM配置不表示或暗示对当前公开的限制。在以下示例实施例中，为方便起见，术语“存储器装置120”和“HBM 120”可互换使用。

参照图1和图2，HBM 120可通过JEDEC(电子器件工程联合委员会)标准的HBM协议连接到主机装置110。HBM协议是用于三维堆叠存储器(例如，DRAM)的高性能RAM接口。与其他DRAM技术(例如，DDR4和GDDR5)相比，HBM 120以更小的形状因子具有更高的带宽并且消耗更少量的功率。

HBM 120可通过包括具有彼此独立的接口的第一通道CH1至第八通道CH8而具有高带宽。HBM 120可包括多个裸片(例如，逻辑裸片(或缓冲裸片210)和堆叠在逻辑裸片210上的一个或多个核裸片220)。在图2的示例中，示出了HBM 120中包括第一核裸片221至第四核裸片224。然而，核裸片220的数量可变化。核裸片220可被称为存储器裸片。

第一核裸片221至第四核裸片224中的每个可包括一个或多个通道。在图2中，示出了第一核裸片221至第四核裸片224中的每个包括两个通道使得HBM 120包括第一通道CH1至第八通道CH8的示例。例如，第一核裸片221可包括第一通道CH1和第三通道CH3，第二核裸片222可包括第二通道CH2和第四通道CH4，第三核裸片223可包括第五通道CH5和第七通道CH7，第四核裸片224可包括第六通道CH6和第八通道CH8。

逻辑裸片210可包括与主机装置110通信的接口电路(IF)211，并且可通过接口电路211从主机装置110接收命令/地址和数据。主机装置110可通过总线130发送命令/地址和数据，总线130被布置为分别对应于第一通道CH1至第八通道CH8，并且可被形成为使得总线130被通道划分或者一些总线130由至少两个通道共享。接口电路211可将命令/地址和数据发送到主机装置110所请求的通道，以执行存储器操作或操作处理。另外，根据发明构思的示例实施例，核裸片220中的每个或第一通道CH1至第八通道CH8中的每个可包括PIM电路122。

主机装置110可提供命令/地址和数据，使得多个算术运算或内核中的至少一些可由HBM 120执行，并且操作处理可由主机装置110指定的通道的PIM电路122执行。例如，当接收的命令/地址指示通道执行操作处理时，相应通道的PIM电路122可通过使用从相应通道读取的数据来执行操作处理，并且可将操作处理结果写回到相应通道。在另一示例中，当由HBM 120的相应通道接收的命令/地址指示相应通道执行存储器操作时，可执行数据访问操作。

根据示例实施例，第一通道CH1至第八通道CH8中的每个可包括多个存储体，并且第一通道CH1至第八通道CH8中的每个的PIM电路122可包括一个或多个处理元件。例如，在第一通道CH1至第八通道CH8中的每个中，处理元件的数量可等于存储体的数量，或者处理元件的数量可小于存储体的数量使得一个处理元件可由至少两个存储体共享。第一通道CH1至第八通道CH8中的每个的PIM电路122可执行由主机装置110卸载的内核。

另一方面，逻辑裸片210还可包括贯穿硅过孔(TSV，也称为硅通孔)区域212、HBM物理层接口(HBM PHY)区域213和串行器/解串器(SERDES)区域214。在TSV区域212中，用于与核裸片220通信的TSV被形成，并且被布置为对应于第一通道CH1至第八通道CH8的总线130被形成。当第一通道CH1至第八通道CH8中的每个具有128比特的带宽时，TSV可包括用于输入和输出1024比特的数据的配置。

HBM PHY区域213可包括用于与存储器控制器114以及第一通道CH1至第八通道CH8通信的多个输入和输出电路。例如，HBM PHY区域213可包括用于将存储器控制器114连接到第一通道CH1至第八通道CH8的一个或多个互连电路。HBM PHY区域213可包括针对存储器控制器114与第一通道CH1至第八通道CH8之间的高效通信所需的信号、频率、时序、驱动、详细操作参数和功能设置的物理或电气层和逻辑层。HBM PHY区域213可执行存储器接口连接(诸如，选择对应于存储器单元的行和列、在存储器单元中写入数据或读取写入的数据)。HBM PHY区域213可支持JEDEC标准的HBM协议的特性。

随着主机装置110的处理器112的处理吞吐量和对存储器带宽的需求增加，SERDES区域214提供JEDEC标准的SERDES接口。SERDES区域214可包括SERDES发送器单元、SERDES接收器单元和控制器单元。SERDES发送器单元可包括并行到串行电路和发送器，可接收并行数据流，并且可将接收的并行数据流串行化。SERDES接收器单元可包括接收器放大器、均衡器、时钟和数据恢复电路以及串行到并行电路，可接收串行数据流，并且可将接收的串行数据流并行化。控制器单元可包括寄存器(诸如，错误检测电路、错误校正电路和先入先出(FIFO))。

图3是示出根据发明构思的示例实施例的存储器装置的配置的框图。图3代表性地示出了图2的HBM中的第一通道CH1至第八通道CH8之中的第一通道CH1的配置。第一通道CH1的配置也可应用于第二通道CH2至第八通道CH8中的每个。另外，第一通道CH1的配置也可应用于通过独立型DDR和/或LPDDR DRAM实现的存储器装置120(参照图1)。

参照图3，第一通道CH1可包括地址缓冲器310、控制逻辑电路126、PIM电路122、行解码器3060、列解码器3070、存储器单元阵列3080、输入/输出门控电路3090和数据输入/输出缓冲器3095。尽管未在图3中示出，但第一通道CH1可还包括时钟缓冲器、命令解码器、模式寄存器、刷新控制电路、电压生成电路和存储体控制逻辑。

存储器单元阵列3080可包括第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d。第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d中的每个可包括多条字线和多条位线以及形成在多条字线与多条位线之间的交叉点处的多个存储器单元。

行解码器3060可包括分别连接到第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d的第一存储体行解码器至第四存储体行解码器3060a、3060b、3060c和3060d。列解码器3070可包括分别连接到第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d的第一存储体列解码器至第四存储体列解码器3070a、3070b、3070c和3070d。PIM电路122可包括分别连接到第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d的第一处理元件至第四处理元件3085a、3085b、3085c和3085d。

第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d、第一存储体行解码器至第四存储体行解码器3060a、3060b、3060c和3060d、第一存储体列解码器至第四存储体列解码器3070a、3070b、3070c和3070d以及第一处理元件至第四处理元件3085a、3085b、3085c和3085d可分别配置第一存储体至第四存储体。在当前示例实施例中，示出了包括四个存储体的第一通道CH1的示例。然而，在各种示例实施例中，第一通道CH1可包括任何数量的存储体。

控制逻辑电路126可控制第一通道CH1的总体操作。控制逻辑电路126可生成控制信号，使得第一通道CH1可执行写入操作、读取操作和/或刷新操作。控制逻辑电路126可包括用于对从存储器控制器114接收的命令CMD进行解码的命令解码器和用于设置第一通道CH1的多个操作选项的模式寄存器。模式寄存器可用于控制例如突发长度、读取/写入延时、前同步码(preamble)/后同步码(postamble)长度、预加重(pre-emphasis)和参考电压设置。可提供突发长度，以设置针对读取命令和/或写入命令可访问的列位置的最大数量。可提供读取/写入延时，以定义读取命令和/或写入命令与有效输出和/或输入数据的第一比特之间的时钟循环延迟。

地址缓冲器310可从存储器控制器114接收包括行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。另外，地址缓冲器310可接收存储体地址并且可将接收的存储体地址提供给存储体控制逻辑，可将接收的行地址ROW_ADDR提供给行解码器3060，并且可将接收的列地址COL_ADDR提供给控制逻辑电路126。存储体控制逻辑可响应于存储体地址而生成存储体控制信号。响应于存储体控制信号，在第一存储体行解码器至第四存储体行解码器3060a、3060b、3060c和3060d之中，对应于存储体地址的存储体行解码器可被激活，并且在第一存储体列解码器至第四存储体列解码器3070a、3070b、3070c和3070d之中，对应于存储体地址的存储体列解码器可被激活。

输入/输出门控电路3090可包括列选择电路、输入数据掩码逻辑、用于存储从第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d输出的读取数据的读取数据锁存器、用于将数据写入第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d中的写入驱动器、以及用于门控输入和输出数据DQ的电路。

从第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d之一输出的读取数据可通过与一个存储体阵列对应的感测放大器感测，并且可被存储在读取数据锁存器中。可将待写入第一存储体阵列至第四存储体阵列3080a、3080b、3080c和3080d之一的存储器单元阵列中的写入数据从存储器控制器114提供到数据输入/输出缓冲器3095。提供给数据输入/输出缓冲器3095的数据可通过写入驱动器被写入一个存储体阵列中。

控制逻辑电路126可包括PIM命令确定单元124，PIM命令确定单元124从存储器控制器114接收命令CMD并且确定接收的命令CMD是指定正常模式的正常命令还是指定内部处理模式的PIM命令。PIM命令确定单元124可在确定接收的命令是PIM命令时提供PIM命令信号PIM_CMD。

作为示例，当确定接收的命令是PIM命令时，PIM命令确定单元124可激活PIM命令信号PIM_CMD。控制逻辑电路126可响应于激活的PIM命令信号PIM_CMD，控制第一通道CH1在内部处理模式下执行内部处理操作。当确定接收的命令是正常命令时，PIM命令确定单元124可将PIM命令信号PIM_CMD去激活。控制逻辑电路126可响应于被去激活的PIM命令信号PIM_CMD，控制第一通道CH1在正常模式下执行数据事务操作。

控制逻辑电路126可在正常模式下与写入命令CMD一起接收存储体地址和列地址、以及与在写入延时WL(参照图10A)之后切换的写入数据选通信号WDQS(参照图10A)同步的写入数据，并且可将接收的存储体地址和列地址以及写入数据写入存储器单元阵列3080中。控制逻辑电路126可在内部处理模式下与写入命令CMD一起接收存储体地址和列地址，并且可将由PIM电路122的处理元件PE执行的处理操作的结果写入存储器单元阵列3080中。在内部处理模式下，因为写入数据没有从存储器控制器114接收，所以与写入数据相关的一对写入数据选通信号WDQS_t和WDQS_c(参照图10B)不被设置以便不切换，并且在正常模式下定义的tWTR参数(参照图10B)可减小。

控制逻辑电路126可在正常模式下与读取命令CMD一起接收存储体地址和列地址，并且可从与存储体地址和列地址对应的存储器单元阵列3080输出读取数据，以在读取延时RL(参照图11A)之后输出与读取数据选通信号RDQS同步的读取数据。控制逻辑电路126可在内部处理模式下与读取命令CMD一起接收存储体地址和列地址，并且可使用从与存储体地址和列地址对应的存储器单元阵列3080读取的数据，以用于由PIM电路122的处理元件PE执行的处理操作。在内部处理模式下，因为存储器单元阵列3080的读取数据不被发送到存储器控制器114，所以读取延时RL(参照图11B)和一对读取数据选通信号RDQS_t和RDQS_c不被设置以便不切换，并且在正常模式下指定的tRTW参数(参照图11B)可减小。

控制逻辑电路126可响应于PIM命令信号PIM_CMD而生成内部列地址CADDR、内部写入信号WRS和内部读取信号RDVS。内部列地址CADDR、内部写入信号WRS和内部读取信号RDVS可用作执行写入操作和读取操作的主信号，并且可被提供给包括列选择电路和输入/输出数据门控电路的输入/输出门控电路3090。

列选择电路可从被选择的存储体阵列的多对位线选择预定的一对位线，并且可通过一对全局数据线将选择的一对位线连接到数据输入/输出线。数据输入/输出线是关于读取或写入存储器单元的数据的操作的结束线。加载在数据输入/输出线上的存储器单元的数据可确定第一通道CH1的操作速度。这样的速度通过“感测存储在存储器单元中的将被读取的数据量并将感测的量输出到数据输入/输出线所花费的时间”或者“将待写入的数据从数据输入/输出线发送到存储器单元所花费的时间”来确定。因此，有必要或期望降低数据输入/输出线上的负载，以防止操作速度降低。

因为数据输入/输出线连接到通过内部列地址CADDR操作的列选择电路以及通过内部写入信号WRS和内部读取信号RDVS操作的输入/输出数据门控电路，所以为了提高第一通道CH1的操作速度，可将内部列地址CADDR的创建时间提前。另外，控制逻辑电路126可在内部处理模式下响应于PIM命令信号PIM_CMD，通过使内部写入信号WRS和内部读取信号RDVS被去激活来禁用输入/输出数据门控电路。

图4和图5是各自示出根据发明构思的示例实施例的控制内部处理操作的控制逻辑电路的示图。图4示出根据发明构思的示例实施例的在与存储器装置的写入模式相关的内部处理操作中实现信号传输路径的示例实施例，图5示出在与存储器装置的读取模式相关的内部处理操作中实现信号传输路径的示例实施例。在下文中，不同附图中的相同参考标号的下标(例如，126a的a、WRa的a、RDa的a)用于将具有相似功能或相同功能的多个电路彼此区分。

参照图3和图4，控制逻辑电路126a可包括写入先入先出(FIFO)(例如，写入寄存器)402，写入先入先出(FIFO)402基于由地址缓冲器310在写入突发模式下提供的列地址COL_ADDR生成逐渐增大的突发地址BADDR并存储突发地址BADDR。突发地址BADDR表示与突发长度BL(例如，突发长度BL0至BL7)相关的可访问读取命令和/或写入命令的列位置的地址。

可通过使用写入指针PTR_WRa至PTR_WRd由触发器来实现写入FIFO402，触发器存储对应于写入命令WR_CMD的突发地址BADDR。例如，对应于写入命令WRa_CMD的突发地址BADDR可被存储在写入指针PTR_WRa的触发器中。对应于写入命令WRb_CMD的突发地址BADDR可被存储在写入指针PTR_WRb的触发器中，对应于写入命令WRc_CMD的突发地址BADDR可被存储在写入指针PTR_WRc的触发器中，对应于写入命令WRd_CMD的突发地址BADDR可被存储在写入指针PTR_WRd的触发器中。

写入FIFO 402可响应于输入信号W_CLK，将相应的突发地址BADDR存储在对应于写入命令WR_CMD的写入指针PTR_WR中。写入FIFO 402可由输入信号W_CLK使能，以将相应的突发地址BADDR存储在由提供给输入信号W_CLK的写入命令WR_CMD识别的写入指针PTR_WR中。输入信号W_CLK可用作写入FIFO 402的使能信号并且存储突发地址BADDR。

写入FIFO 402可响应于输出信号R_CLK，输出存储在写入指针PTR_WR中的突发地址BADDR。写入FIFO 402可输出存储在对应于输出信号R_CLK的写入指针PTR_WR中的突发地址BADDR。在这种情况下，输出信号R_CLK可接收对应于写入命令WR_CMD的写入数据选通信号WDQS。可根据写入数据选通信号WDQS从存储器控制器114接收相应的写入命令WR_CMD的写入数据。

控制逻辑电路126a可包括第一选择器410至第三选择器430，并且第一选择器410至第三选择器430可通过复用器实现。第一选择器410至第三选择器430可响应于PIM命令信号PIM_CMD而改变正常模式或内部处理模式下的信号传输路径。当PIM命令信号PIM_CMD无效时，第一选择器410至第三选择器430中的每个可发送由第一输入I0接收的信号作为输出O，以将该信号输出为正常模式下的动作信号，并且当PIM命令信号PIM_CMD有效时，第一选择器410至第三选择器430中的每个可发送施加到第二输入I1的信号作为输出O，以将该信号输出为在内部处理模式下的动作信号。

第一选择器410包括第一输入I0、第二输入I1、选择输入S以及输出O，第一输入I0接收从写入FIFO 402输出的突发地址BADDR，第二输入I1接收由地址缓冲器310提供的列地址COL_ADDR，选择输入S接收PIM命令信号PIM_CMD。第一选择器410的输出O可被提供为内部列地址CADDR。当PIM命令信号PIM_CMD处于逻辑低电平而无效时，第一选择器410可输出第一输入I0的突发地址BADDR作为内部列地址CADDR。当PIM命令信号PIM_CMD处于逻辑高电平而有效时，第一选择器410可输出第二输入I1的列地址COL_ADDR作为内部列地址CADDR。

在第一选择器410中，当接收的写入命令WR_CMD表示内部处理模式时，列地址COL_ADDR可直接被输出为内部列地址CADDR而不通过写入FIFO 402。在内部处理模式下，因为PIM处理操作的结果被写入与列地址COL_ADDR相关的存储器单元阵列3080中，所以与从存储器控制器114接收写入数据并将接收的写入数据写入存储器单元阵列3080的存储器操作相关的突发地址BADDR不重要。也就是说，当写入命令WR_CMD被确定为内部处理命令并且PIM命令信号PIM_CMD被激活时，列地址COL_ADDR可直接被发送到内部列地址CADDR。作为列地址COL_ADDR被直接输出的内部列地址CADDR可比通过写入FIFO 402输出的突发地址BADDR早得多地被生成。因此，通过列地址COL_ADDR执行的内部处理模式下的操作可比通过突发地址BADDR执行的正常模式下的操作更快地被执行。

第二选择器420包括第一输入I0、第二输入I1、选择输入S以及输出O，第一输入I0接收写入命令WR_CMD，第二输入I1连接到地电压，选择输入S接收PIM命令信号PIM_CMD。第二选择器420的输出O可被提供为写入FIFO 402的输入信号W_CLK。当PIM命令信号PIM_CMD处于逻辑低电平而无效时，第二选择器420可提供第一输入I0的写入命令WR_CMD作为写入FIFO 402的输入信号W_CLK。当PIM命令信号PIM_CMD处于逻辑高电平而有效时，第二选择器420可提供第二输入I1的地电压的电平作为写入FIFO 402的输入信号W_CLK。

在第二选择器420中，当确定写入命令WR_CMD是正常命令并且PIM命令信号PIM_CMD被去激活时，接收的写入命令WR_CMD可作为写入FIFO 402的输入信号W_CLK而被发送。此时，写入FIFO 402可通过输入信号W_CLK被使能，并且可将相应的突发地址BADDR存储在由作为输入信号W_CLK提供的写入命令WR_CMD识别的写入指针PTR_WR中。另一方面，当确定写入命令WR_CMD是内部处理命令使得PIM命令信号PIM_CMD被激活时，处于地电压电平的逻辑低电平作为写入FIFO 402的输入信号W_CLK被施加，使得写入FIFO 402被禁用。此时，列地址COL_ADDR可由第一选择器410输出作为内部列地址CADDR。

第三选择器430包括第一输入I0、第二输入I1、选择输入S以及输出O，第一输入I0接收写入数据选通信号WDQS，第二输入I1接收写入命令WR_CMD，选择输入S接收PIM命令信号PIM_CMD。第三选择器430的输出O可被提供为内部写入信号WRS。当PIM命令信号PIM_CMD处于逻辑低电平而无效时，第三选择器430可输出第一输入I0的写入数据选通信号WDQS作为内部写入信号WRS。当PIM命令信号PIM_CMD处于逻辑高电平而有效时，第三选择器430可输出第二输入I1的写入命令WR_CMD作为内部写入信号WRS。

在第三选择器430中，当确定写入命令WR_CMD是正常命令使得PIM命令信号PIM_CMD被去激活时，接收的写入数据选通信号WDQS可作为内部写入信号WRS而被发送。可基于写入命令WR_CMD在写入延时WL之后从存储器控制器114提供写入数据选通信号WDQS。另一方面，当确定写入命令WR_CMD是内部处理命令使得PIM命令信号PIM_CMD被激活时，写入命令WR_CMD可作为内部写入信号WRS而被发送。也就是说，当写入命令WR_CMD表示内部处理模式时，可通过写入命令WR_CMD生成内部写入信号WRS。基于写入命令WR_CMD的内部写入信号WRS可比写入数据选通信号WDQS早得多地被生成。因此，基于写入命令WR_CMD的内部处理模式下的操作可比基于写入数据选通信号WDQS的正常模式下的操作更快地被执行。

参照图3和图5，控制逻辑电路126b可包括读取FIFO(例如，读取寄存器)502，读取FIFO 502基于在读取突发模式下由地址缓冲器310提供的列地址COL_ADDR生成逐渐增大的突发地址BADDR并存储突发地址BADDR。可通过使用读取指针PTR_RDa至PTR_RDd中的每个由触发器实现读取FIFO 502，触发器存储对应于读取命令RDa_CMD至RDd_CMD中的每个的突发地址BADDR。例如，对应于读取命令RDa_CMD的突发地址BADDR可被存储在读取指针PTR_RDa的触发器中。对应于写入命令RDb_CMD的突发地址BADDR可被存储在读取指针PTR_RDb的触发器中，对应于读取命令RDc_CMD的突发地址BADDR可被存储在读取指针PTR_RDc的触发器中，对应于读取命令RDd_CMD的突发地址BADDR可被存储在读取指针PTR_RDd的触发器中。

读取FIFO 502可响应于输入信号W_CLK，将相应的突发地址BADDR存储在对应于读取命令RD_CMD的读取指针PTR_RD中。当将相应的突发地址BADDR存储在由作为输入信号W_CLK提供的读取命令RD_CMD识别的读取指针PTR_RD中的操作被完成时，读取FIFO 502可输出读取有效信号VALID。基于读取有效信号VALID生成作为读取操作的主信号的内部读取信号RDVS。

读取FIFO 502可响应于输出信号R_CLK，输出存储在读取指针PTR_RD中的突发地址BADDR。读取FIFO 502可输出存储在对应于输出信号R_CLK的读取指针PTR_RD中的突发地址BADDR。在这种情况下，输出信号R_CLK可接收由延迟电路510延迟了预定时间的读取命令RD_CMD。

控制逻辑电路126b可包括由复用器实现的第四选择器520。第四选择器520可响应于PIM命令信号PIM_CMD而改变正常模式或内部处理模式下的信号传输路径。当PIM命令信号PIM_CMD无效时，第四选择器520可将由第一输入I0接收的信号发送到输出O，以将该信号输出为正常模式下的动作信号，当PIM命令信号PIM_CMD有效时，第四选择器520可将施加到第二输入I1的信号发送到输出O，以将该信号输出为内部处理模式下的动作信号。

第四选择器520包括第一输入I0、第二输入I1、选择输入S以及输出O，第一输入I0接收从读取FIFO 502输出的读取有效信号VALID，第二输入I1连接到地电压线，选择输入S接收PIM命令信号PIM_CMD。第四选择器520的输出O可被提供为内部读取信号RDVS。当PIM命令信号PIM_CMD处于逻辑低电平而无效时，第四选择器520可提供第一输入I0的读取有效信号VALID作为内部读取信号RDVS。当PIM命令信号PIM_CMD处于逻辑高电平而有效时，第四选择器520可提供第二输入I1的地电压电平作为内部读取信号RDVS。

在第四选择器520中，当读取命令RD_CMD被确定为正常命令使得PIM命令信号PIM_CMD被去激活时，读取有效信号VALID可作为内部读取信号RDVS而被发送。基于读取有效信号VALID的内部读取信号RDVS可使能输入/输出数据门控电路，并且可控制从存储器单元阵列3080读取的数据被输出到数据输入/输出线。另一方面，当读取命令RD_CMD表示内部处理模式时，因为从存储器单元阵列3080读取的数据用于处理操作，所以不需要将读取的数据输出到数据输入/输出线。因此，与将从存储器单元阵列3080读取的数据输出到存储器控制器114的存储器操作相关的接口操作不重要。

图6和图7是各自示出根据发明构思的示例实施例的存储器装置中的数据传输路径的示图。图7是示出实现图6的第一核裸片221的第一通道CH1与图6的逻辑裸片210之间的数据传输路径的示例实施例的示图。

参照图2和图6，在存储器装置120中，可通过分别与核裸片220的第一通道CH1至第八通道CH8对应的第一总线BUS1至第八总线BUS8执行逻辑裸片210与第一通道CH1至第八通道CH8之间的数据传输。第一总线BUS1至第八总线BUS8中的每个可包括多条数据线，并且可通过将形成于堆叠核裸片中的TSV彼此连接而在垂直方向上纵向延伸。

逻辑裸片210和核裸片220可包括第一互连电路611至618(在图6中被示出为“BIC电路”)以及第二互连电路621至628(在图6中被示出为“CIC电路”)，第一互连电路611至618以及第二互连电路621至628通过分别对应于第一通道CH1至第八通道CH8的第一总线BUS1至第八总线BUS8执行双向通信。第一互连电路611至618以及第二互连电路621至628可包括发送电路和接收电路两者。

在第一通道CH1至第八通道CH8的写入操作期间，逻辑裸片210的第一互连电路611的发送电路和核裸片220的第二互连电路621的接收电路被使能，使得写入数据可通过相应的第一总线BUS1被发送到第一通道CH1。同样地，逻辑裸片210的第一互连电路612至618的发送电路和核裸片220的第二互连电路622至628的接收电路被使能，使得写入数据可通过第二总线BUS2至第八总线BUS8被发送到第二通道CH2至第八通道CH8。

可基于相应的写入命令WR_CMD独立地执行第一通道CH1至第八通道CH8中的每个的写入操作。当写入命令WR_CMD是指定正常模式的正常命令时，写入数据可在第一互连电路611至618与第二互连电路621至628之间传输。在正常模式下，可基于对应于写入命令WR_CMD的突发地址BADDR执行将发送到第二互连电路621至628的写入数据写入存储器单元阵列3080中的存储器操作。

当写入命令WR_CMD是指定内部处理模式的PIM命令时，可将由处理元件PE执行的处理操作的结果写入与对应于写入命令WR_CMD的列地址COL_ADDR相关的存储器单元阵列3080中。在内部处理模式下，由处理元件PE执行的处理操作的结果不被发送到第一互连电路611至618以及第二互连电路621至628。

在第一通道CH1至第八通道CH8中的每个的读取操作中，第一通道CH1的第二互连电路621的发送电路和逻辑裸片210的第一互连电路611的接收电路可被使能，使得读取数据可通过相应的第一总线BUS1被发送到逻辑裸片210。同样地，第二通道CH2至第八通道CH8的第二互连电路622至628的发送电路和逻辑裸片210的第一互连电路612至618的接收电路被使能，使得读取数据可通过第二总线BUS2至第八总线BUS8被发送到逻辑裸片210。

可基于相应的读取命令RD_CMD独立地执行第一通道CH1至第八通道CH8中的每个的读取操作。当读取命令RD_CMD是指定正常模式的正常命令时，读取数据可在第二互连电路621至628与第一互连电路611至618之间传输。当读取命令RD_CMD是指定内部处理模式的PIM命令时，读取数据不在第二互连电路621至628与第一互连电路611至618之间传输。也就是说，因为第一通道CH1至第八通道CH8中的每个在内部处理模式下使用从存储器单元阵列3080读取的数据，所以不需要或不期望将读取数据发送到存储器控制器114。

参照图7，在第一通道CH1的读取操作中，第一通道CH1的第二互连电路621可通过第一总线BUS1被选择性地连接到逻辑裸片210的第一互连电路611。第一互连电路611可响应于第一传输时钟信号BIC_CLK而选择性地被使能，第二互连电路621可响应于第二传输时钟信号CIC_CLK而选择性地被使能。第二传输时钟信号CIC_CLK由第一通道CH1生成的PIM命令信号PIM_CMD控制。当PIM命令信号PIM_CMD被激活时，第二互连电路621可通过第二传输时钟信号CIC_CLK而被禁用。当第二互连电路621被禁用时，从存储器单元阵列3080读取的数据不被发送到第一总线BUS1。

逻辑裸片210可包括控制存储器装置120的总体操作的存储器控制电路710。存储器控制电路710可确定提供给第一通道CH1的读取命令RD_CMD是否表示内部处理模式。当读取命令RD_CMD表示内部处理模式时，存储器控制电路710使第一互连电路611通过第一传输时钟信号BIC_CLK而被禁用，使得第一总线BUS1与第一互连电路611之间的连接可被阻断。

图8和图9是各自示出根据发明构思的示例实施例的存储器装置中的信号传输路径的示图。图8是示出根据发明构思的示例实施例的在与存储器装置的读取模式相关的内部处理操作中实现信号传输路径的示例实施例的示图，图9是示出图7的存储器控制电路710的示例实施例的示图。

参照图7和图8，第一通道CH1的控制逻辑电路126c可包括由复用器实现的第五选择器820。第五选择器820可连接到时钟生成电路810。时钟生成电路810可基于主时钟信号CK和读取命令RD_CMD生成互连时钟信号IC_CLK。互连时钟信号IC_CLK可用作将第二互连电路621连接到第一总线BUS1的动作信号。

第五选择器820可响应于PIM命令信号PIM_CMD而改变正常模式或内部处理模式下的信号传输路径。当PIM命令信号PIM_CMD无效时，第五选择器820可将由第一输入I0接收的信号发送到输出O，以将该信号输出为正常模式下的动作信号，并且当PIM命令信号PIM_CMD有效时，第五选择器820可将施加到第二输入I1的信号发送到输出O，以将该信号输出为内部处理模式下的动作信号。

第五选择器820包括第一输入I0、第二输入I1、选择输入S以及输出O，第一输入I0接收由时钟生成电路810提供的互连时钟信号IC_CLK，第二输入I1连接到地电压线，选择输入S接收PIM命令信号PIM_CMD。第五选择器820的输出O可被提供为第二传输时钟信号CIC_CLK。当PIM命令信号PIM_CMD处于逻辑低电平而无效时，第五选择器820可提供第一输入I0的互连时钟信号IC_CLK作为第二传输时钟信号CIC_CLK。当PIM命令信号PIM_CMD处于逻辑高电平而有效时，第五选择器820可将第二输入I1的地电压电平的逻辑低电平提供给第二传输时钟信号CIC_CLK。

在第五选择器820中，当读取命令RD_CMD被确定为正常命令使得PIM命令信号PIM_CMD被去激活时，互连时钟信号IC_CLK可作为第二传输时钟信号CIC_CLK被发送。基于互连时钟信号IC_CLK的第二传输时钟信号CIC_CLK可使能第二互连电路621，并且可控制从存储器单元阵列3080读取的数据被发送到第一总线BUS1。另一方面，当读取命令RD_CMD表示内部处理模式时，因为从存储器单元阵列3080读取的数据用于处理操作，所以不需要或不期望将读取的数据输出到第一总线BUS1。因此，第二互连电路621通过处于逻辑低电平的第二传输时钟信号CIC_CLK被禁用，使得从存储器单元阵列3080读取的数据不被发送到第一总线BUS1。在这种情况下，与第二互连电路621被使能以传输读取数据时的存储器装置120的功耗相比，存储器装置120的功耗可减小。

参照图7和图9，存储器控制电路710可包括用于第一通道CH1的互连和接口时钟电路910、用于第一通道CH1的PIM命令确定单元920以及由复用器实现的第一选择器930和第二选择器940。互连和接口时钟电路910可输出与第一通道CH1相关的互连时钟信号IC1_CLK和接口时钟信号IF1_CLK。互连时钟信号IC1_CLK可用作将第一互连电路611连接到第一总线BUS1的动作信号。接口时钟信号IF1_CLK可用作被提供给接口电路211的第一通道CH1的读取数据选通信号RDQS的源信号。

PIM命令确定单元920可确定通过接口电路211从存储器控制器114提供给第一通道CH1的读取命令RD_CMD是否指示内部处理模式。当读取命令RD_CMD指示内部处理模式时，PIM命令确定单元920可生成第一通道PIM命令信号PIM_CMD_CH1。

第一选择器930包括第一输入I0、第二输入I1、选择输入S以及输出O，第一输入I0接收由互连和接口时钟电路910提供的互连时钟信号IC1_CLK，第二输入I1连接到地电压线，选择输入S接收第一通道PIM命令信号PIM_CMD_CH1。第一选择器930的输出O可被提供为第一传输时钟信号BIC_CLK。当第一通道PIM命令信号PIM_CMD_CH1处于逻辑低电平而无效时，第一选择器930可提供第一输入I0的互连时钟信号IC1_CLK作为第一传输时钟信号BIC_CLK。当第一通道PIM命令信号PIM_CMD_CH1处于逻辑高电平而有效时，第一选择器930可提供第二输入I1的地电压电平的逻辑低电平作为第一传输时钟信号BIC_CLK。

在第一选择器930中，当提供给第一通道CH1的读取命令RD_CMD被确定为正常模式使得第一通道PIM命令信号PIM_CMD_CH1被去激活时，互连时钟信号IC1_CLK可作为第一传输时钟信号BIC_CLK而被发送。基于互连时钟信号IC1_CLK的第一传输时钟信号BIC_CLK可使能第一互连电路611，并且可执行控制使得从第一通道CH1输出的数据通过第一总线BUS1被接收。另一方面，当提供给第一通道CH1的读取命令RD_CMD表示内部处理模式时，因为从第一通道CH1的存储器单元阵列3080读取的数据用于处理操作，所以第一通道CH1的第二互连电路621被禁用，使得第一通道CH1的读取数据不被输出到第一总线BUS1。因此，第一互连电路611通过处于逻辑低电平的第一传输时钟信号BIC_CLK被禁用，使得与第一总线BUS1和第一互连电路611的连接被阻断。在这种情况下，与第一互连电路611被使能以传输读取数据时的存储器装置120的功耗相比，存储器装置120的功耗可减小。

第二选择器940包括第一输入I0、第二输入I1、选择输入S以及输出O，第一输入I0接收由互连和接口时钟电路910提供的接口时钟信号IF1_CLK，第二输入I1连接到地电压线，选择输入S接收第一通道PIM命令信号PIM_CMD_CH1。第二选择器940的输出O可被提供为用于第一通道CH1的读取数据选通信号RDQS。可将读取数据选通信号RDQS与第一通道CH1的读取数据一起提供给存储器控制器114。当第一通道PIM命令信号PIM_CMD_CH1处于逻辑低电平而无效时，第二选择器940可提供第一输入I0的接口时钟信号IF1_CLK作为读取数据选通信号RDQS。当第一通道PIM命令信号PIM_CMD_CH1处于逻辑高电平而有效时，第二选择器940可提供第二输入I1的地电压电平的逻辑低电平作为读取数据选通信号RDQS。

在第二选择器940中，当提供给第一通道CH1的读取命令RD_CMD被确定为正常模式使得第一通道PIM命令信号PIM_CMD_CH1被去激活时，接口时钟信号IF1_CLK可作为读取数据选通信号RDQS被发送。基于接口时钟信号IF1_CLK的读取数据选通信号RDQS切换，并且被控制以通过接口电路211与读取数据一起被发送到存储器控制器114。另一方面，当提供给第一通道CH1的读取命令RD_CMD表示内部处理模式时，因为从第一通道CH1的存储器单元阵列3080读取的数据用于处理操作，并且第一通道CH1的第二互连电路621被禁用使得第一通道CH1的读取数据不被提供给第一总线BUS1，所以读取数据选通信号RDQS可以以逻辑低电平被输出。在这种情况下，与读取数据选通信号RDQS随读取数据切换时的存储器装置120的功耗相比，存储器装置120的功耗可减小。

图10A和图10B是各自示出根据发明构思的示例实施例的存储器装置的写入操作的时序图。图10A是示出当存储器装置的写入命令表示正常模式时存储器装置的写入操作的时序图，图10B是示出当存储器装置的写入命令表示内部处理模式时存储器装置的写入操作的时序图。根据发明构思的时序图不一定以恒定速率示出。

结合图1至图9来参照图10A，在时间T0，可基于一对时钟信号CK_c和CK_t将正常模式下的写入命令WRITE施加到存储器装置120。在一个示例中，CK_c可表示主时钟信号CK的互补，CK_t可表示主时钟信号CK的真值。可与写入命令WRITE一起接收存储体地址BAx和列地址CAa。在从时间T0开始的写入延时WL之后(例如，在WL＝4的时间T4)，可接收写入数据DATA(例如，Da和Da+1)。时间T0至时间T4之间的时间对应于“基于存储体地址BAx和列地址CAa在存储器单元阵列3080中写入将与写入数据选通信号WDQS同步接收的写入数据DATA”的存储器操作的准备时间。在此期间，图4中描述的写入FIFO 402可将相应的突发地址BADDR存储在对应于写入命令WRITE的写入指针PTR_WR中。从时间T4开始，将写入数据DATA写入存储器单元阵列3080的存储器单元中的写入操作与从写入FIFO 402输出的突发地址BADDR相关。

在存储器装置120的写入操作之后，可在时间Ta施加读取命令READ。可与读取命令READ一起接收存储体地址BAx和列地址CAb。在写入操作之后施加的读取命令READ将在满足tWTR参数的时间被施加。可提供tWTR参数以确保最终写入数据DATA被写入存储器单元阵列3080中。tWTR参数可满足JEDEC标准的DDR和/或LPDDR规范中指定的tWTR时序要求。在从时间Ta开始的读取延时RL之后(例如，在RL＝6的时间Ta+6)，可输出读取数据DATA(例如，Db和Db+1)。

参照图10B，在时间T0，可在内部处理模式下与写入命令WRITE一起将存储体地址BAx和列地址CAa施加到存储器装置120。在内部处理模式下，存储器装置120写入由处理元件PE执行的处理操作的结果(即，与对应于写入命令WRITE的存储体地址BAx和列地址CAa相关的存储器单元阵列3080中的内部数据)。因此，执行内部处理模式下的写入操作的时间可比执行正常模式下的写入操作的时间少。在内部处理模式下，因为没有从存储器控制器114接收写入数据(即，外部数据)，所以存储器装置120可不设置与在正常模式下指定的写入数据相关的一对写入数据选通信号WDQS_t和WDQS_c，以便不切换。另外，在内部处理模式下，因为将外部写入数据写入存储器单元阵列3080中的存储器操作不被执行，所以在正常模式下指定的tWTR参数可减小。

图11A和图11B是各自示出根据发明构思的示例实施例的存储器装置的读取操作的时序图。图11A是示出当存储器装置的读取命令表示正常模式时存储器装置的读取操作的时序图，图11B是示出当存储器装置的读取命令表示内部处理模式时存储器装置的读取操作的时序图。

结合图1至图9来参照图11A，在时间T0，可在正常模式下与读取命令READ一起将存储体地址BAx和列地址CAa施加到存储器装置120。在从时间T0开始的读取延时RL之后(例如，在RL＝6的时间T6)，可输出读取数据DATA。时间T0到时间T6之间的时间对应于“基于存储体地址BAx和列地址CAa从存储器单元阵列3080读取将与读取数据选通信号WDQS同步输出的读取数据DATA”的存储器操作的准备时间。在此期间，图5中描述的读取FIFO 502可将相应的突发地址BADDR存储在对应于读取命令READ的读取指针PTR_RD中。从时间T6开始，可执行读取“存储在连接到从读取FIFO 502输出的突发地址BADDR的存储器单元阵列3080的存储器单元中的数据”的操作。

在读取操作之后施加的写入命令WRITE将在满足tRTW参数的时间被施加。可提供tRTW参数以确保存储器单元阵列3080的最终读取数据DATA被输出。在时间T6，可与写入命令WRITE一起接收存储体地址BAx和列地址CAb。在从时间T6开始的写入延时WL之后(例如，在WL＝4的时间T10)，可接收写入数据DATA。

参照图11B，在时间T0，可在内部处理模式下与读取命令READ一起将存储体地址BAx和列地址CAa施加到存储器装置120。基于存储体地址BAx和列地址CAa从存储器单元阵列3080读取的数据用于处理操作。如图6至图8中所示，因为存储器装置120的读取数据不被发送到存储器控制器114，所以一对读取数据选通信号RDQS_t和RDQS_c不被发送。

在内部处理模式下，可执行设置，使得无论与“读取存储器单元阵列3080的数据并将读取数据发送到存储器控制器114”的操作相关的读取延时RL如何都使用读取数据。因此，在内部处理模式下，与在正常模式下指定的读取数据相关的一对读取数据选通信号RDQS_t和RDQS_c可不被设置以便不切换。另外，在内部处理模式下，因为读取数据不被发送到存储器控制器114，所以在正常模式下指定的tRTW参数可减小。

图12是示出根据发明构思的示例实施例的包括存储器装置的***1000的框图。

参照图12，***1000可包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM装置1500a和1500b、闪存装置1600a和1600b、输入/输出(I/O)装置1700a和1700b以及应用处理器(在下文中，被称为“AP”)1800。***1000可由膝上型计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴装置、医疗保健装置或物联网(IOT)装置来实现。另外，***1000可由服务器或PC来实现。

相机1100可根据用户的控制拍摄静止图像或运动影片，并且可存储拍摄的图像/图像数据，或者可将拍摄的图像/图像数据发送到显示器1200。音频处理器1300可处理包括在闪存装置1600a和1600b中的音频数据或网络的内容。调制解调器1400可对信号进行调制和发送以便发送和接收有线/无线数据，并且可对调制信号进行解调以便在接收侧将调制信号恢复为原始信号。I/O装置1700a和1700b可包括提供数字输入和/或输出功能的装置(诸如，通用串行总线(USB)或存储装置、数码相机、安全数字(SD)卡、数字多功能盘(DVD)、网络适配器和触摸屏)。

AP 1800可控制***1000的总体操作。AP 1800可控制显示器1200，使得存储在闪存装置1600a和1600b中的一些内容被显示在显示器1200上。当通过I/O装置1700a和1700b接收到用户输入时，AP 1800可执行与用户输入对应的控制操作。AP 1800可包括加速器1820(例如，作为用于数据操作的专用电路的加速器块或者与AP 1800分开的加速器芯片)。DRAM装置1500b可附加地安装在加速器块或加速器芯片中。作为专业执行AP 1800的特定功能的功能块的加速器块可包括：作为专业执行图形数据处理的功能块的GPU、作为专业执行AI计算和推断的块的神经处理器(NPU)、以及作为专业执行数据传输的块的数据处理器(DPU)。

***1000可包括DRAM装置1500a和1500b。AP 1800可通过设置适合于JEDEC标准的命令和模式寄存器MRS来控制DRAM装置1500a和1500b，或者可通过设置DRAM接口码来执行通信，以使用公司专用(company-specific)功能(诸如，低电压/高速/可靠性和循环冗余校验(CRC)/纠错码(ECC)功能)。例如，AP 1800可通过适合于JEDEC标准的接口1830(诸如，LPDDR4或LPDDR5)与DRAM装置1500a通信，并且加速器块或加速器芯片可通过设置新的DRAM接口码来执行通信，以针对具有比DRAM装置1500a的带宽更高的带宽的加速器来控制DRAM装置1500b。

在图12中，仅示出了DRAM装置1500a和1500b。然而，发明构思不限于此，并且只要满足AP 1800或加速器芯片的带宽、反应速度和电压条件，就可使用任何存储器(诸如，相变RAM(PRAM)、SRAM、磁阻式RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)或混合RAM)。DRAM装置1500a和1500b具有比I/O装置1700a和1700b或闪存装置1600a和1600b的延迟和带宽低的延迟和带宽。DRAM装置1500a和1500b可在***1000上电时被初始化，并且可在DRAM装置1500a和1500b上加载OS和应用数据，以被用作OS和应用数据的任意存储装置或各种软件代码的执行空间。

在DRAM装置1500a和1500b中，可执行加法/减法/乘法/除法、向量运算、地址运算或快速傅里叶变换(FFT)运算。另外，在DRAM装置1500a和1500b中，可执行用于推断的功能。这里，可使用人工神经网络在深度学习算法中执行推断。深度学习算法可包括通过各种数据项学习模型的训练操作和通过学习的模型识别数据的推断操作。在一个示例实施例中，由用户通过相机1100拍摄的图像可被信号处理并被存储在DRAM装置1500b中，并且加速器块或加速器芯片可通过使用存储在DRAM装置1500b中的数据和用于推断的功能来执行识别数据的AI数据操作。

***1000可包括具有大于DRAM装置1500a和1500b的容量的容量的多个存储装置或闪存装置1600a和1600b。闪存装置1600a和1600b可包括存储器控制器1610和闪存1620。加速器块或加速器芯片可通过使用闪存装置1600a和1600b来执行训练操作和推断AI数据操作。例如，闪存装置1600a和1600b可通过使用包括在存储器控制器1610中的操作装置来有效地执行由AP 1800和/或加速器芯片执行的训练操作和推断AI数据操作。闪存装置1600a和1600b可存储由相机1100拍摄的照片或通过数据网络接收的数据。例如，闪存装置1600a和1600b可存储增强现实(AR)/虚拟现实(VR)内容和高清(HD)或超高清(UHD)内容。

在***1000中，DRAM装置1500a和1500b可包括控制逻辑电路和PIM电路，控制逻辑电路控制正常模式和内部处理模式，PIM电路在内部处理模式下执行处理操作。一对写入数据选通信号WDQS_t和WDQS_c可不被DRAM装置1500a和1500b设置，以便不在内部处理模式下切换。一对读取数据选通信号RDQS_t和RDQS_c可不被DRAM装置1500a和1500b设置，以便不在内部处理模式下切换。DRAM装置1500a和1500b可将第一时序参数(例如，tWTR参数)设置为在基于写入命令的写入操作之后接收的读取命令的操作条件，并且可将内部处理模式下的第一时序参数设置为比正常模式下的第一时序参数短。DRAM装置1500a和1500b可将第二时序参数(例如，tRTW参数)设置为在基于读取命令的读取操作之后接收的写入命令的操作条件，并且可将内部处理模式下的第二时序参数设置为比正常模式下的第二时序参数短。

另外，处理器112、存储器控制器114、PIM电路122、控制逻辑电路126、PIM命令确定单元124、控制器1810、加速器1820、存储器控制器1610和/或包括在其中的组件可包括处理器和/或处理电路***(诸如，包括逻辑电路的硬件；硬件/软件组合(诸如，执行软件的处理器)；或它们的组合)。例如，处理器和/或处理电路***可包括但不限于中央处理器(CPU)、存储器控制器、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)和可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

处理器、控制器和/或处理电路***可被配置为通过被专门编程为执行动作或步骤(诸如，利用FPGA或ASIC)来执行那些动作或步骤，或者可被配置为通过执行从存储器接收的指令来执行动作或步骤或它们的组合。

虽然已经参照发明构思的示例实施例具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种存储器装置，包括：

存储器单元阵列，包括多个存储器单元；

存储器中处理PIM电路，被配置为执行处理操作；以及

控制逻辑电路，被配置为：

响应于从存储器控制器接收的至所述存储器装置的正常模式下的写入命令，控制所述存储器装置对由存储器控制器提供的写入数据执行写入操作，

响应于从存储器控制器接收的至所述存储器装置的内部处理模式下的写入命令，控制所述存储器装置对通过所述处理操作获得的操作结果执行写入操作，以及

控制所述存储器装置，使得在内部处理模式下执行写入操作的第一时间比在正常模式下执行写入操作的第二时间少。

2.根据权利要求1所述的存储器装置，其中，控制逻辑电路被配置为：在内部处理模式下不设置与写入操作相关的写入数据选通信号，以便在内部处理模式下不切换。

3.根据权利要求1所述的存储器装置，其中，控制逻辑电路被配置为：在正常模式下从存储器控制器接收与写入延时相关的写入数据，并且在内部处理模式下不从存储器控制器接收写入数据。

4.根据权利要求3所述的存储器装置，其中，控制逻辑电路被配置为：在正常模式下与写入数据选通信号一起从存储器控制器接收写入数据，并且在内部处理模式下不从存储器控制器接收写入数据选通信号。

5.根据权利要求1所述的存储器装置，其中，

控制逻辑电路被配置为：将第一时序参数设置为在基于写入命令的写入操作之后接收的读取命令的操作条件，并且

控制逻辑电路还被配置为：将内部处理模式下的第一时序参数设置为比正常模式下的第一时序参数短。

6.根据权利要求5所述的存储器装置，其中，第一时序参数包括在所述存储器装置的标准中确定的写入到读取延迟参数。

7.根据权利要求1至权利要求6中的任一项所述的存储器装置，其中，控制逻辑电路包括：

PIM命令确定单元，被配置为：确定写入命令是否指定内部处理模式，并且生成PIM命令信号；

写入寄存器，被配置为：基于与写入命令一起接收的列地址而生成突发地址并存储突发地址；以及

第一选择器，被配置为：响应于PIM命令信号有效而发送所述列地址作为内部列地址，并且响应于PIM命令信号无效而发送存储在写入寄存器中的突发地址作为内部列地址，其中，写入操作基于内部列地址而被执行。

8.根据权利要求7所述的存储器装置，其中，控制逻辑电路还包括：第二选择器，被配置为：响应于PIM命令信号有效而禁用写入寄存器，并且响应于PIM命令信号无效而将写入命令提供给写入寄存器以使能写入寄存器。

9.根据权利要求7所述的存储器装置，其中，控制逻辑电路还包括：第三选择器，被配置为：响应于PIM命令信号无效而发送从所述存储器装置的外部接收的写入数据选通信号作为内部写入信号，并且响应于PIM命令信号有效而发送写入命令作为内部写入信号，其中，写入操作基于内部写入信号而被执行。

10.根据权利要求9所述的存储器装置，其中，写入寄存器被配置为：响应于写入数据选通信号而将突发地址提供给第一选择器。

11.一种存储器装置，包括：

存储器单元阵列，包括多个存储器单元；

存储器中处理PIM电路，被配置为执行处理操作；以及

控制逻辑电路，被配置为：

响应于从存储器控制器接收的至所述存储器装置的正常模式下的读取命令，控制所述存储器装置将切换的读取数据选通信号和从存储器单元阵列读取的读取数据提供给存储器控制器，

响应于从存储器控制器接收的至所述存储器装置的内部处理模式下的读取命令，将读取数据提供给PIM电路，以及

控制所述存储器装置，使得响应于内部处理模式下的读取命令而不将读取数据和切换的读取数据选通信号提供给存储器控制器。

12.根据权利要求11所述的存储器装置，其中，控制逻辑电路被配置为：在内部处理模式下不设置切换的读取数据选通信号，以便不切换。

13.根据权利要求11所述的存储器装置，其中，控制逻辑电路被配置为：在正常模式下将与读取延时相关的读取数据输出到所述存储器装置的外部，并且在内部处理模式下不将读取数据输出到所述存储器装置的外部。

14.根据权利要求13所述的存储器装置，其中，控制逻辑电路被配置为：在正常模式下与读取数据选通信号一起将读取数据输出到所述存储器装置的外部，并且在内部处理模式下不将读取数据选通信号输出到所述存储器装置的外部。

15.一种存储器装置，包括：

至少一个逻辑裸片；

多个存储器裸片，堆叠在所述至少一个逻辑裸片上；以及

贯穿硅过孔，构成将所述至少一个逻辑裸片电连接到所述多个存储器裸片的总线，

其中，所述多个存储器裸片中的每个存储器裸片包括：

存储器单元阵列，包括多个存储器单元，

存储器中处理PIM电路，被配置为执行处理操作，以及

控制逻辑电路，被配置为：

响应于从存储器控制器接收的至所述存储器装置的正常模式下的写入命令，控制所述多个存储器裸片中的每个存储器裸片对由存储器控制器提供的写入数据执行写入操作，

响应于从存储器控制器接收的至所述存储器装置的内部处理模式下的写入命令，控制所述多个存储器裸片中的每个存储器裸片对通过所述处理操作获得的操作结果执行写入操作，以及

控制所述存储器装置，使得在内部处理模式下执行写入操作的第一时间比在正常模式下执行写入操作的第二时间少。

16.根据权利要求15所述的存储器装置，其中，控制逻辑电路被配置为：在内部处理模式下不设置与写入操作相关的写入数据选通信号，以便在内部处理模式下不切换。

17.根据权利要求15所述的存储器装置，其中，控制逻辑电路被配置为：在正常模式下从存储器控制器接收与写入延时相关的写入数据，并且在内部处理模式下不从存储器控制器接收写入数据。

18.根据权利要求17所述的存储器装置，其中，控制逻辑电路被配置为：在正常模式下与写入数据选通信号一起从存储器控制器接收写入数据，并且在内部处理模式下不从存储器控制器接收写入数据选通信号。

19.根据权利要求15所述的存储器装置，其中，

控制逻辑电路被配置为：将第一时序参数设置为在基于写入命令的写入操作之后接收的读取命令的操作条件，并且

控制逻辑电路还被配置为：将内部处理模式下的第一时序参数设置为比正常模式下的第一时序参数短。

20.根据权利要求19所述的存储器装置，其中，第一时序参数包括在所述存储器装置的标准中确定的写入至读取延迟参数。

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