CN1157780C - 制造外延双极器件和互补金属氧化物半导体器件的方法 - Google Patents
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Abstract
一种形成BiMCOS集成电路的方法，该方法包括以步骤：(a)在衬底的第一区形成双极器件的第一部分；(b)在所说第一区上形成第一保护层，保护所说双极器件的所说第一部分；(c)在所说衬底的第二区上形成场效应晶体管；(d)在所说衬底的所说第二区上形成第二保护层，以保护所说场效应晶体管器件；(e)去掉所说第一保护层；(f)在所说衬底的所说第一区上形成所说双极器件的第二部分；(g)去掉所说第二保护层。
Description
技术领域
本发明涉及一种制造集成电路的方法，特别涉及在同一衬底上形成场效应晶体管(FETs)和双极器件的方法。更具体说，本发明提供一种能够制造基区后栅(base-after gate)BiCMOS(即，双极器件和互补金属氧化物半导体(CMOS)器件)集成电路的集成方案，解决了一般与现有集成方案有关的问题。
背景技术
在半导体器件制造领域，众所周知可以利用所谓的基区间栅(base-during gate)工艺制造BiCMOS集成电路。例如，在D.L.Harame等人的“Si/SiGe Epitaxial-Base Transistors-Part I：Materials Physics and Circuits(材料学和电路)”(IEEE.Trans.Elect.Devices，第469-482页，1995年3月)、D.L.Harame等人的“Si/SiGe Epitaxial-Base Transistors-Part II：Process Integration and Analog Applications(工艺集成和模拟应用)”(IEEE.Trans.Elect.Devices，第469-482页，1995年3月)、D.Ahlgren等人的“A SiGe HBTBiCMOSTechnology for Mixed Signal RF Applications”(混合信号RF应用的SiGE HBT BiCMOS工艺)(Proc.of the 1997 BCTM，第195-197页，1997年)中介绍了基区间栅工艺。在这种基区间栅工艺中，在生长基区外延硅层的同时形成栅多晶硅。
制造BiCMOS集成电路的另一种方法使用基区后栅工艺。按该工艺，在基区外延硅生长之前形成栅多晶硅。例如，授予Anmo的美国专利5665615和授予Kimura等人的美国专利5665616中记载了这种工艺。
利用这些现有技术工艺存在几个问题。第一个问题是控制CMOS源/漏(S/D)和轻掺杂漏(LDD)退火期间基区的外扩散。第二个问题是如何为基区生长提供高质量的外延表面；第三个问题是如何在形成双极器件期间保护CMOS器件。在采用基区后栅集成方案时，必须考虑以下两个附加的制造要求：第一，FET间隔结构一定不能制造于双极器件上；第二，双极膜制造后，双极膜一定不能留在FET器件上。
从现有技术BiCMOS制造集成方案的上述缺陷来看，一直需要开发一种能够克服上述所有问题、满足上述所有要求的新的改进基区后栅集成工艺。
发明内容
本发明的一个目的是提供一种制造BiCMOS集成电路的方法，其中FETs和双极器件制造于同一衬底上。
本发明另一目的是提供一种利用在双极器件形成期间对CMOS器件没有热限制的集成方案制造BiCMOS集成电路的方法。
本发明再一目的是提供一种能够提供用于外延基区生长的高质量表面的方法。
本发明又一目的是提供一种制造BiCMOS器件的方法，能够在双极器件形成期间保护CMOS器件，在CMOS器件形成期间保护双极器件。
本发明还一目的是提供一种制造BiCMOS器件的方法，其中双极膜不留在FET器件上。
通过以下方法可以达到这些和其它目的：在衬底上形成双极器件的某些部分；在形成FET器件时，用保护层保护这些部分；在形成双极器件的其它部分时，保护FET器件。具体说，本发明的方法包括以下步骤：
(a)在衬底的第一区形成双极器件的第一部分；
(b)在衬底中形成浅沟槽隔离，在第一区形成集电区；
(c)在所说第一区上形成第一保护层，保护所说双极器件的所说第一部分中将要在其上形成的双极器件的第二部分；
(d)在所说衬底的第二区上形成场效应晶体管器件；
(e)在所说衬底的所说第二区上形成第二保护层，以保护所说场效应晶体管器件；
(f)去掉所说第一保护层；
(g)在所说衬底的所说第一区上形成所说双极器件的第二部分；
(h)去掉所说第二保护层，暴露所说场效应晶体管器件；
其中第一部分是指在衬底中形成的亚集电区、外延硅及深沟槽部分，第二部分是指外延基区和发射区部分，其中所说场效应晶体管为PMOS晶体管时，其源/漏区在步骤(h)后形成。
按本发明的一个实施例，第二保护层的一部分留在覆盖所说双极器件的一部分的结构中。按本发明的另一实施例，第一保护层的一部分留在FET器件上，或第一和第二保护层的某些部分在制造后留在结构上。
附图说明
图1是展示所说集成方案的流程图，包括本发明采用的各处理步骤。
图2A-2M是展示利用本发明的方法在同一衬底上制造双极和NMOS器件的情况的剖面图。
具体实施方式
下面结合本申请的附图，更详细地介绍提供利用基区后栅加工方案制造BiCMOS集成电路的方法的本发明。应注意，在各附图中，类似的或相应的部分由类似的参考数字表示。
首先，参见图1，该图是展示本发明集成方案的基本加工步骤的流程图。下面结合图2A-2M和以下的讨论，更详细地介绍流程图中示出的各步骤。
如图2A-2M所示，这些图是在制造包括双极器件和NMOS器件的BiCMOS结构中本发明采用的各加工步骤的剖面图。尽管展示和介绍了NMOS器件，但本发明可以用于制造PMOS器件。在形成PMOS器件的实施例中，除在完成双极器件后形成的源/漏区外，使用与下述相同的加工步骤顺序。
如上所述，本发明的第一步包括在衬底的第一区中形成双极器件的第一部分。本发明的该步骤示于图2A中(对应于图1中的工艺步骤1)。具体说，图2A所示结构包括P-衬底10、掩埋N+区12、N-外延层14和构图的掩蔽层16。N+区变为双极器件的亚集电区。
图2A所示结构利用所属领域技术人员公知的常规双极处理步骤制造。另外，制造时采用常规材料。例如，衬底由任何半导电材料构成，包括但不限于：Si、Ge、SiGe、GaAs、InAs、InP和所有其它III/V族化合物半导体。这里也可以采用包括相同或不同半导电材料例如Si/SiGe等的层状衬底。这些材料中，优选衬底由Si构成。尽管示出了P-掺杂衬底，但这里也可以采用N-掺杂衬底。
具体说，图2A所示的结构如下制造：利用常规淀积工艺，例如化学汽相淀积(CVD)、等离子增强CVD或溅射，在衬底10表面上形成例如SiO2(图中未示出)等氧化膜，或热生长氧化层。利用常规的离子注入步骤，在衬底中形成掩埋N+区。采用常规的退火(快速热退火(RTA)或炉退火)激活掩埋区，然后利用常规外延生长工艺，形成N-外延层。利用例如CVD等常规淀积工艺，在N-外延层的表面上形成一层掩蔽材料层，例如Si3N4，然后，利用常规光刻和腐蚀(反应离子刻蚀(RIE))构图之。
上述工艺步骤形成了图2A所示的结构。应注意，本申请的各附图包括指示将制造NMOS器件的区和将制造双极器件的标记。尽管各附图仅示出了一个NMOS器件区和一个双极器件区，但可利用本发明的方法形成任意数量的NMOS器件区和双极器件区。另外，可以形成含NMOS、PMOS和双极器件的BiCMOS结构或包括PMOS和双极器件的BiCMOS结构。
本发明中使用构图的掩蔽层，腐蚀用于双极器件的深沟槽隔离区18。图2B示出了完成的深沟槽隔离(对应于图1中的步骤2)。具体说，利用例如RIE或等离子腐蚀等常规干法腐蚀工艺，在结构中腐蚀沟槽，形成深沟槽隔离区。用例如氧化物待等常规深沟槽衬里材料20作深沟槽的衬里，然后采用CVD或其它类似淀积工艺，用多晶硅或其它类似介质材料22填充深沟槽。用例如化学机械抛光(CMP)等常规平面化工艺提供图2B所示的平面结构。
接着，如图1的步骤3所示，在图2B所示结构上，形成用于CMOS器件和双极器件的浅沟槽隔离(STI)及用于双极器件的集电极穿通。这些处理步骤示于本申请的图2C-2F。具体说，利用例如CVD等常规淀积工艺，在衬底表面上形成掩蔽层24。该掩蔽层可由与前述掩蔽层相同或不同的材料构成。构图掩蔽层24，并通过掩蔽层24的暴露部分腐蚀浅沟槽26，提供图2D所示结构。
然后，对浅沟槽进行所属领域技术人员公知的常规工艺，能够提供STI区28，见图2E。这包括STI介质填充和平面化。STI程序可以选择性包括：在STI介质填充前，在浅沟槽中形成衬里；致密化STI介质。
完成了STI区后，利用能够形成亚集电区的常规程序，在双极器件区形成用于亚集电区12的穿通区(或集电区)。这包括离子注入和退火。STI和穿通形成后的结构如图2F所示。
接着，如图1所示，步骤4，在双极器件区的一部分上形成第一保护层。具体说，如图2G所示，在N-外延层14上(及与深沟槽重叠)，形成第一保护层32，双极器件将形成于该层上。本发明保护双极器件区所采用的一种保护层包括Si3N4层。Si3N4层的厚度一般为约10-约1000埃，更优选的厚度为约500-800埃。Si3N4层可利用任何常规淀积工艺形成，更优选低压CVD工艺。应注意，除上述Si3N4外，本发明也可以采用能够在CMOS制造期间保护双极器件区的其它保护材料。
用保护层保护了双极器件区后，完成FET器件的制造，在完成了双极器件区后的pFET源/漏区除外，见图1，步骤5。
利用能够制造晶体管器件的常规加工步骤形成FET器件。常规晶体管加工步骤包括：pFET N-阱的光刻，N-阱注入，pFET薄氧化物修整注入，nFET的P阱光刻，P阱注入，nFET薄氧氧化物修整注入，双栅氧化物光刻，双栅氧化物再生长，FET栅光刻，FET栅腐蚀，热氧化间隔层形成，nFET扩展光刻，nFET扩展注入(轻掺杂漏(LDD))，第一间隔层形成，pFET扩展光刻，pFET扩展(LDD)，第二间隔层淀积，第二间隔层腐蚀，nFET S/D注入光刻，nFET S/D退火。
这些晶体管加工步骤形成如图2H所示结构的FET器件。具体说，FET器件包括P阱36，S/D区38，S/D扩展区40，栅区(栅和栅氧化层)44，间隔层46。图中示出的间隔层包括形成于栅区的侧壁的不同层及形成于衬底上的水平层。
接着，如图1所示，步骤6，在图2H所示结构上形成第二保护层50，提供图2I所示结构。具体说，在FET器件和双极器件的穿能区上形成第二保护层。第二保护层50可由相同材料的单层或多层构成，或者，可用不同材料作第二保护层50，例如第二保护层可由氧化层和多晶硅层构成。为简便起见，这里用参考数字50表示包括单层保护层或多层保护层。
本发明可以采用能够在完成双极器件期间保护FET器件的任何材料，任何已知淀积工艺都可用于在衬底上形成保护层(或多层)。本发明优选第二保护层由利用等离子增强CVD工艺淀积的氧化物构成。第二保护层的厚度可以改变，但一般第二保护层的厚度为约100-约500埃，更好是约150-约250埃。
用第二保护层保护了结构的FET器件后，利用能够完成双极器件制造的常规加工步骤，完成双极器件，见图2J。这些加工步骤形成叠于第二保护层上的附加膜，具体说，通过生长外延基区，然后在其上形成任何双极发射器件，从而完成双极器件。本发明的双极器件可以是非对准的或自对准的。可用于本发明形成双极器件的一种优选工艺包括：穿过叠于集电区12的一部分上的第二保护层50和第一保护层32腐蚀双极窗口，在双极窗口中形成发射基底SiGe，非本征基区形成，第二集电极注入，限定发射多晶硅和非本征基区多晶硅。再强调一次，上述工艺表示可用于本发明形成双极器件的一种技术。本发明也可以采用所属领域公知的其它技术形成双极器件。
这些加工步骤形成图2J所示的结构。具体说，图2J包括图2I的结构，含有N-层52、P+多晶硅层54(注意，图2J中参考数字54b表示形成于双极的P+多晶硅)和N+多晶硅层56，其中层52、54、54b和56形成完整的双极器件。注意，窗口腐蚀期间，基本上从衬底上去掉了第一保护层的全部。在本发明的一个实施例中，在结构的双极器件区保留有某些第一保护层。
接着，如图1所示，步骤7，利用在去除双极层54的某些部分和第二保护层的全部时具有高选择性的常规腐蚀工艺，从结构上去掉这些层，同时对底层结构没有不良影响。如果先形成pFETs，则在上述腐蚀步骤后，利用常规注入和激活退火形成pFET S/D区。这些加工步骤形成图2K所示结构。
尽管各附图示出了从结构上基本上去掉第二保护层的全部，但本发明也可以在双极器件的集电区上保留一些第二保护层。可以用反应离子刻蚀工艺去掉第二保护层。
如图1所示，步骤8，在S/D注入区和栅及双极集电和基区上形成金属多晶硅接触，见图2L。这些接触利用利用所属领域公知的能够形成接触区的常规加工步骤形成。这些接触形成加工步骤包括：电阻硅化物阻挡掩蔽，Ti淀积和Ti退火。
接着，如图1所示，步骤9，和图2M，在FET和双极器件上形成钝化层60和介质层62，并形成穿过这些层到达金属多晶硅接触58的金属通路或接触栓塞64。采用常规淀积工艺形成钝化和介质层，并采用常规光刻和腐蚀形成接触开口。利用常规淀积工艺填充接触开口，如果需要，采用常规平面化工艺。
在形成层60时，可以采用例如Si3N4或聚酰亚胺等任何常规钝化材料，形成层62时，可以采用SiO2或Si3N4等常规介质材料。关于接触栓塞，本发明可采用例如Ti、W、Cu、Cr和Pt等任何常规导电金属。
尽管利用SiGe双极器件介绍了上述优选实施例，但本发明不限于SiGe器件，也可以包括其它外延器件。
尽管相对优选实施例展示和介绍了本发明，但所属中领域的技术人员应理解，可以在形式和细节上做出不同和其它改变，而不脱离本发明的精神和范围。因此，并不想将本发明限于这些所介绍的精确形式和细节，本发明落在所附权利要求的范围内。
Claims (25)
1、一种形成BiCMOS集成电路的方法，包括以下步骤：
(a)在衬底的第一区形成双极器件的第一部分；
(b)在衬底中形成浅沟槽隔离，在第一区形成集电区；
(c)在所说第一区上形成第一保护层，保护所说双极器件的所说第一部分中将要在其上形成的双极器件的第二部分；
(d)在所说衬底的第二区上形成场效应晶体管器件；
(e)在所说衬底的所说第二区上形成第二保护层，以保护所说场效应晶体管器件；
(f)去掉所说第一保护层；
(g)在所说衬底的所说第一区上形成所说双极器件的第二部分；
(h)去掉所说第二保护层，暴露所说场效应晶体管器件；
其中第一部分是指在衬底中形成的亚集电区、外延硅及深沟槽部分，第二部分是指外延基区和发射区部分，其中所说场效应晶体管为PMOS晶体管时，其源/漏区在步骤(h)后形成。
2、根据权利要求1的方法，还包括在所说暴露的场效应晶体管器件的源/漏区及栅区上和所说双极器件的集电区和基区上形成金属多晶硅接触。
3、根据权利要求2的方法，还包括在所说暴露的场效应晶体管器件和所说双极器件上形成钝化层。
4、根据权利要求3的方法，还包括在所说钝化层上形成介质层。
5、根据权利要求4的方法，还包括形成穿过所说介质层和所说钝化层到达所说金属多晶硅接触的接触栓塞。
6、根据权利要求1的方法，其中步骤(a)包括在所说衬底中提供亚集电区，并在所说结构上生长外延硅。
7、根据权利要求1的方法，其中步骤(b)包括在所说衬底中腐蚀沟槽，用衬里材料形成沟槽的衬里，用介质材料填充所说沟槽，并平面化。
8、根据权利要求1的方法，其中所说第一保护层包括Si3N4层。
9、根据权利要求8的方法，其中所说Si3N4层由低压CVD形成。
10、根据权利要求8的方法，其中所说Si3N4层的厚度为10-1000埃。
11、根据权利要求10的方法，其中所说Si3N4层的厚度为500-800埃。
12、根据权利要求1的方法，其中步骤(d)包括形成NMOS晶体管的阱注入区、源/漏区、源/漏扩展区、栅氧化生长和间隔层，和/或形成PMOS晶体管的阱注入区、源/漏扩展区、栅氧化生长和间隔层。
13、根据权利要求1的方法，其中所说第二保护层由包括氧化层和多晶硅层的多层构成。
14、根据权利要求1的方法，其中所说第二保护层由氧化层构成。
15、根据权利要求14的方法，其中所说氧化层利用等离子增强CVD形成。
16、根据权利要求1的方法，其中所说第二保护层的厚度为100-500埃。
17、根据权利要求16的方法，其中所说第二保护层的厚度为150-250埃。
18、根据权利要求1的方法，其中所说步骤(g)包括在双极窗口中形成外延基区。
19、根据权利要求18的方法，其中所说外延基区是SiGe。
20、根据权利要求1的方法，其中步骤(h)包括反应离子刻蚀工艺。
21、根据权利要求1的方法，其中所说第一保护层的浅沟槽隔离上的一部分不去掉。
22、根据权利要求1的方法，其中所说第二保护层的集电区上的一部分不去掉。
23、根据权利要求1的方法，其中所说第一保护层的浅沟槽隔离上的一部分和所说第二保护层的集电区上的一部分不去掉。
24、根据权利要求1的方法，其中形成多个双极器件和场效应晶体管器件。
25、根据权利要求1的方法，其中所说场效应晶体管器件是pFET和nFET。
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