CN115765957B - 基于lvds源的时钟相位同步调整方法及*** - Google Patents
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Abstract
本发明提供了一种基于LVDS源的时钟相位同步调整方法，在当前时钟与LVDS数据的相位关系下检测到同步码，则进行如下步骤：在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；回到所述当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码；最后根据两次移动的时钟相位tap计算获得当前最优相位位置将时钟相位加载到所述当前最优相位位置Tap最优。
Description
技术领域
本发明涉及CT探测器数据接收技术领域，尤其涉及一种基于LVDS源的时钟相位同步调整方法及***。
背景技术
LVDS(Low-VoltageDifferentialSignaling)低电压差分信号，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术,这种传输技术可以达到155Mbps以上,LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，其传输介质可以是铜质的PCB连线，也可以是平衡电缆，因此LVDS已经成为片间通信使用最广的接口之一，比如在我们的芯片中用来传输视频数据作为显示输出。
目前，CT探测器内部使用的ADC芯片大多采用同步LVDS进行高速数据传输，当数据与时钟相位未对齐时，接收到的数据就会出错从而使得图像产生伪影。
现有的技术是利用FPGA内部LVDS数据的bitslip功能进行数据bit位的调整，这样虽然可以使得数据对齐，但是容易在信号抖动时采集到错误数据，即时钟相位和数据相位没有到达最优相位区间。
发明内容
为了克服上述技术缺陷，本发明的目的在于提供一种动态调整时钟相位以实现最稳定的时钟与数据相位的基于LVDS源的时钟相位同步调整方法及***。
本发明公开了一种基于LVDS源的时钟相位同步调整方法，在当前时钟与LVDS数据的相位关系下检测到同步码，则进行如下步骤：在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；回到所述当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码；根据两次移动的时钟相位tap计算获得当前最优相位位置将时钟相位加载到所述当前最优相位位置Tap最优。
优选的，所述在当前时钟与LVDS数据的相位关系下检测到同步码包括：在当前时钟与LVDS数据的相位关系下未检测到同步码时，则进行bitslip过程以检测同步码。
优选的，所述在当前时钟与LVDS数据的相位关系下未检测到同步码时，则进行bitslip过程以检测同步码包括:若在bitslip过程中也为检测到同步码，则调整一个时钟相位tap后，继续重复上述检测过程直至找到同步码。
优选的，所述在当前时钟与LVDS数据的相位关系下检测到同步码包括：以预设时间为间隔，实时检测当前时钟与LVDS数据的相位关系下的同步码；所述时间间隔为1min-5min。
优选的，所述在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；回到所述当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码包括：记录每次的负向位移的x个时钟相位tap和正向位移的y个时钟相位tap以及位移时刻。
本发明还公开了一种基于LVDS源的时钟相位同步调整***，其特征在于，包括数据采集模块、FPGA模块和时钟同步模块；所述数据采集模块采集获取时钟与LVDS数据并发送至所述FPGA模块，当所述FPGA模块在当前时钟与LVDS数据的相位关系下检测到同步码，则进行如下步骤：所述时钟同步模块控制在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；所述时钟同步模块控制回到所述当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码；所述FPGA模块根据两次移动的时钟相位tap计算获得当前最优相位位置并发送至所述时钟同步模块以将时钟相位加载到所述当前最优相位位置Tap最优。
本发明还公开了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现所述的时钟相位同步调整方法的步骤。
采用了上述技术方案后，与现有技术相比，具有以下有益效果：
1.在数据同步校准过程中，先采用时钟相位动态移动，找到时钟与数据偏移相位范围，然后选取中间范围的相位，这样在相位出现正负波动时，稳定性最佳，从而保证采集到的数据稳定。
附图说明
图1为本发明提供的时钟相位同步调整方法流程图；
图2为本发明提供的时钟相位同步调整方法的相位移动示意图。
具体实施方式
以下结合附图与具体实施例进一步阐述本发明的优点。
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本发明的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。
参见附图1-2，本发明在接收到LVDS时钟与数据时，实时检测同步码与时钟的相位关系，首先采用时钟相位动态移动，找到时钟与数据偏移相位范围，然后选取中间范围的相位，当检测到同步码错误后，自动调整新的时钟相位，使得数据再次同步。这样在相位出现正负波动时，稳定性最佳，从而保证采集到的数据稳定。
本发明公开一种基于LVDS源的时钟相位同步调整***，包括数据采集模块、FPGA模块和时钟同步模块。
数据采集模块采集获取时钟与LVDS数据并发送至FPGA模块，当FPGA模块在当前时钟与LVDS数据的相位关系下检测到同步码，则进行如下步骤：时钟同步模块控制在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；时钟同步模块控制回到当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码；FPGA模块根据两次移动的时钟相位tap计算获得当前最优相位位置并发送至时钟同步模块以将时钟相位加载到当前最优相位位置Tap最优。
基于上述的时钟相位同步调整***，本发明公开一种基于LVDS源的时钟相位同步调整方法，在当前时钟与LVDS数据的相位关系下检测到同步码，则进行如下调整步骤：在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；回到当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码；根据两次移动的时钟相位tap计算获得当前最优相位位置将时钟相位加载到当前最优相位位置Tap最优。
需要说明的是，先向负向位移再向正向位移仅是一种优选方式，实际过程中也可先向正向位移再向负向位移从而得出最优的相位位置。
较佳的，若在当前时钟与LVDS数据的相位关系下未检测到同步码时，则进行bitslip过程以检测同步码。
进一步的，若在bitslip过程中也为检测到同步码，则调整一个时钟相位tap后，继续重复上述检测过程直至找到同步码。
较佳的，以预设时间为间隔，实时检测当前时钟与LVDS数据的相位关系下的同步码；时间间隔为1min-5min，实时调整时钟相位。
较佳的，记录每次的负向位移的x个时钟相位tap和正向位移的y个时钟相位tap以及位移时刻，可以形成数据报告，供后续有需要时进行数据分析。
参见附图1的一种优选实施例：
1.首先FPGA模块内部接收到来自探测器的时钟与数据LVDS信号；
2.FPGA模块先检测是否在当前时钟与数据的相位关系下可以检测到同步码；
3.若未检测到同步码，则进行bitslip功能，轮询一周确认是否存在同步码；
4.若轮询一周未检测到同步码，则调整一个时钟相位tap，然后重复步骤2-3的过程，直到找到同步码；若步骤3检测到同步码，则进行如下的时钟相位最优调整；
5.在当前相位下检测到同步码，关闭bitslip功能；
6.先向负相位进行时钟相位移动，每移动一次则累加一个tap，直到失去同步码，则负相位计算结束，共移动x次；
7.重新将相位加载到步骤5的初始位置(未向负相位移动的位置)，然后按正相位移动时钟相位，每移动一次累加一个tap，直到失去同步码，则负相位计算结束，共移动y次；
8.通过步骤6和7计算得出时钟与数据的相位域度，则相位正负的中间位置为稳定性最优的相位位置；
9.重新将时钟相位加载到Tap最优；
10.FPGA模块继续实时检测当前时钟与数据的相位关系下的同步码。
同样，本实施例的先向负向位移再向正向位移仅是一种优选方式，实际过程中也可先向正向位移再向负向位移从而得出最优的相位位置。
本发明还公开了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现的时钟相位同步调整方法的步骤。
应当注意的是，本发明的实施例有较佳的实施性，且并非对本发明作任何形式的限制，任何熟悉该领域的技术人员可能利用上述揭示的技术内容变更或修饰为等同的有效实施例，但凡未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改或等同变化及修饰，均仍属于本发明技术方案的范围内。
Claims (7)
1.一种基于LVDS源的时钟相位同步调整方法，其特征在于，在当前时钟与LVDS数据的相位关系下检测到同步码，则进行如下步骤：
在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；
回到所述当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码；
根据两次移动的时钟相位tap计算获得当前最优相位位置将时钟相位加载到所述当前最优相位位置Tap最优。
2.根据权利要求1所述的时钟相位同步调整方法，其特征在于，所述在当前时钟与LVDS数据的相位关系下检测到同步码包括：
在当前时钟与LVDS数据的相位关系下未检测到同步码时，则进行bitslip过程以检测同步码。
3.根据权利要求2所述的时钟相位同步调整方法，其特征在于，所述在当前时钟与LVDS数据的相位关系下未检测到同步码时，则进行bitslip过程以检测同步码包括:
若在bitslip过程中也未检测到同步码，则调整一个时钟相位tap后，继续重复上述检测过程直至找到同步码。
4.根据权利要求1所述的时钟相位同步调整方法，其特征在于，所述在当前时钟与LVDS数据的相位关系下检测到同步码包括：
以预设时间为间隔，实时检测当前时钟与LVDS数据的相位关系下的同步码；所述时间间隔为1min-5min。
5.根据权利要求1所述的时钟相位同步调整方法，其特征在于，所述在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；回到所述当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码包括：
记录每次的负向位移的x个时钟相位tap和正向位移的y个时钟相位tap以及位移时刻。
6.一种基于LVDS源的时钟相位同步调整***，其特征在于，包括数据采集模块、FPGA模块和时钟同步模块；
所述数据采集模块采集获取时钟与LVDS数据并发送至所述FPGA模块，当所述FPGA模块在当前时钟与LVDS数据的相位关系下检测到同步码，则进行如下步骤：
所述时钟同步模块控制在当前初始调整位置，向负相位进行时钟相位移动，累计移动x个时钟相位tap直至失去同步码；
所述时钟同步模块控制回到所述当前初始调整位置，向正相位进行时钟相位移动，累计移动y个时钟相位tap直至失去同步码；
所述FPGA模块根据两次移动的时钟相位tap计算获得当前最优相位位置并发送至所述时钟同步模块以将时钟相位加载到所述当前最优相位位置Tap最优。
7.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-5中任一所述的时钟相位同步调整方法的步骤。
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