CN116153354A - 用于存储器装置中的边缘数据字线的编程方案 - Google Patents

用于存储器装置中的边缘数据字线的编程方案 Download PDF

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CN116153354A CN202211448028.2A CN202211448028A CN116153354A CN 116153354 A CN116153354 A CN 116153354A CN 202211448028 A CN202211448028 A CN 202211448028A CN 116153354 A CN116153354 A CN 116153354A
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Abstract

本申请涉及一种用于存储器装置中的边缘数据字线的编程方案。在编程操作期间，存储器装置中的控制逻辑使编程电压在脉冲持续时间周期内施加到存储器阵列的块的多个字线中的选定数据字线。所述控制逻辑进一步使第一通过电压在所述脉冲持续时间周期内施加到所述块的所述多个字线中的一或多个未选定数据字线，且使第二通过电压在所述脉冲持续时间周期的至少第一部分施加到所述块的所述多个字线的最后未选定数据字线，其中所述第二通过电压具有低于所述第一通过电压的量值。

Description

用于存储器装置中的边缘数据字线的编程方案
技术领域
本公开的实施例大体上涉及存储器子***，且更具体地说，涉及一种用于存储器子***的存储器装置中的边缘数据字线的改进编程方案。
背景技术
存储器子***可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机***可使用存储器子***将数据存储在存储器装置处且从存储器装置检索数据。
发明内容
本公开的一方面提供一种存储器装置，其包括：记忆体阵列；和控制逻辑，其以操作方式与存储器阵列耦合，以执行包括以下各项的操作：在编程操作期间，使编程电压在脉冲持续时间周期内施加到存储器阵列的块的多个字线中的选定数据字线；使第一通过电压在脉冲持续时间周期内施加到块的多个字线中的一或多个未选定数据字线；和使第二通过电压在脉冲持续时间周期的至少第一部分内施加到块的多个字线的最后未选定数据字线，其中第二通过电压具有低于第一通过电压的量值。
本公开的另一方面提供一种方法，其包括：在编程操作期间，使编程电压在脉冲持续时间周期内施加到存储器装置中的存储器阵列的块的多个字线中的选定数据字线；使第一通过电压在脉冲持续时间周期内施加到块的多个字线中的一或多个未选定数据字线；和使第二通过电压在脉冲持续时间周期的至少第一部分内施加到块的多个字线的最后未选定数据字线，其中第二通过电压具有低于第一通过电压的量值。
本公开的另一方面提供一种存储器装置，其包括：多个数据字线，其布置成垂直堆叠，其中多个数据字线耦合到用于存储数据的第一多个存储器单元；和多个虚设字线，其定位在垂直堆叠中的多个数据字线上方，其中多个虚设字线耦合到不用于存储数据的第二多个存储器单元，其中，在编程操作期间，使编程电压在脉冲持续时间周期内施加到多个数据字线中的选定数据字线，其中，使第一通过电压在脉冲持续时间周期内施加到多个数据字线中的一或多个未选定数据字线，且其中，使第二通过电压在脉冲持续时间周期的至少第一部分内施加到块的多个字线的最后未选定数据字线，其中第二通过电压具有低于第一通过电压的量值。
附图说明
将从下文给出的详细描述和从本公开的各种实施例的附图更充分地理解本公开。
图1A说明根据本公开的一些实施例的包含存储器子***的实例计算***。
图1B为根据本公开的一些实施例的与存储器子***的存储器子***控制器通信的存储器装置的框图。
图2为根据本公开的一些实施例的可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3为说明根据本公开的一些实施例的存储器装置中的块的字线配置的框图。
图4为说明根据本公开的一些实施例的实施用于边缘数据字线的改进编程方案的存储器装置中的存储器单元串的通道电势的图。
图5为根据本公开的一些实施例的用于存储器装置中的边缘数据字线的编程方案的实例方法的流程图。
图6A至6D为说明根据本公开的一些实施例的用于存储器装置中的边缘数据字线的改进编程方案的电压阶跃和时序。
图7为本公开的实施例可在其中进行操作的实例计算机***的框图。
具体实施方式
本公开的方面针对一种用于存储器子***的存储器装置中的边缘数据字线的改进编程方案。存储器子***可为存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机***可利用存储器子***，所述存储器子***包含一或多个组件，例如存储数据的存储器装置。主机***可以提供将存储在存储器子***处的数据，且可以请求将从存储器子***检索的数据。
存储器子***可包含高密度非易失性存储器装置，其中当没有电力供应到存储器装置时期望保持数据。举例来说，例如3D快闪NAND存储器的NAND存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置为一或多个裸片的封装，每一裸片包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND存储器)，每一平面包含一组物理块。每一块包含一组页。每一页包含一组存储器单元(“单元”)。单元为存储信息的电子电路。取决于单元类型，单元可存储二进制信息的一或多个位，且具有与正存储的位数相关的各种逻辑状态。逻辑状态可由例如“0”和“1”或这类值的组合的二进制值表示。
存储器装置可由布置成二维或三维网格的位构成。存储器单元形成于列(下文也称为位线)和行(下文也称为字线)的阵列中的硅晶片上。字线可以指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器单元中的每一个的地址。位线与字线的相交点构成存储器单元的地址。下文中，块是指用于存储数据的存储器装置的单元，并且可包含存储器单元的群组、字线群组、字线或个别存储器单元。
存储器页(在本文中也被称为“页”)存储与从主机***接收的数据对应的二进制数据的一或多个位。块的存储器单元可以沿着多个单独的字线布置。每一块可包含多个子块，其中每一子块由从共享位线延伸的相关联柱(例如，垂直导电迹线)界定。因为子块可单独地存取(例如，以执行编程或读取操作)，所以块可包含用以选择性地启用与特定子块相关联的柱同时停用与其它子块相关联的柱的结构。此结构可包含定位于每一柱的任一端或两端处的一或多个选择栅极装置。取决于所施加的控制信号，这些选择栅极装置可启用或停用信号穿过柱的传导。
在编程操作期间，可通过将编程电压施加到对应的选定字线来编程选定存储器单元。由于字线对多个存储器单元是共同的，未选定存储器单元可经受与选定存储器单元相同的编程电压。另外，与存储器装置中的其它字线相关联的未选定存储器单元可受影响。如果未以其它方式进行预处理，那么未选定存储器单元可能会受到共同字线上的编程电压的影响。这些编程电压效应可包含将电荷存储于预期维持所存储数据的未选定存储器单元中的状况。此编程电压效应被称为“编程干扰(programming disturbance/programdisturb)”效应。编程干扰效应可使存储在未选定存储器单元中的电荷完全不可读，或尽管仍表观上可读，但可将存储器单元的内容读取为与施加编程电压之前所存储的既定数据值不同的数据值。
例如电荷存储结构的多晶硅通道内部的电子的电子的存在可有助于编程干扰效应。举例来说，数据字线可遭受热电子(hot-electron/hot-e)干扰，其中栅极与源极之间的大电压差使将通道电子从漏极耗尽区注入到浮动栅极中。另外，此电压差可启动具有足够量值的静电场以改变选定字线上的电荷且致使存储器单元的内容无意中被编程或被不正确地读取。此外，静电场可在通道区中生成局部电子-空穴对，从而产生可注入到选定字线中的更多电子。
某些存储器装置布置在具有与存储器单元相关联的多个垂直堆叠字线的块中。给定块例如可包含在堆叠的底部处的多个字线和在堆叠的顶部处的并不用于存储主机或***数据的多个字线。这些未使用的字线可被称为“虚设字线”。与用于存储主机和/或***数据的存储器单元相关联的实际数据字线可例如布置在顶部和底部虚设字线之间的多个组中。每一数据字线组可以进一步由一或多个虚设字线分开。举例来说，此存储器装置通常可以从堆叠的底部处的字线开始且在堆叠的顶部处结束对每一块进行编程。每一组内邻近于周围虚设字线的数据字线可被称为“边缘数据字线”。在某些存储器装置中，边缘数据字线通常比其它数据字线经历更强的编程干扰效应。特别地，待在编程操作中编程的最后数据字线(例如，块中的顶部组的顶部边缘数据字线)可经历所测量阈值电压的移位，而堆叠中更低的其它数据字线被编程。类似于所有其它未选定字线，当正对块中的另一字线进行编程时，待编程的最后数据字线接收通过电压，但最后数据字线与堆叠的顶部处的选择栅极装置的接近和通道区中的相关联电压差导致热电子注入，从而使得存储或待存储在最后数据字线上的数据可能损坏。试图通过微调施加到最后数据字线与选择栅极装置之间的虚设字线的电压来平滑电压差具有始终无法抵消编程干扰效应的实际限制(例如，由于氧化物-氮化物层间距缩放)。
本公开的方面通过提供用于存储器子***的存储器装置中的边缘数据字线的改进编程方案来解决以上和其它缺陷。在一个实施例中，存储器装置中的控制逻辑可对存储器装置的块中的与对应字线相关联的存储器单元执行编程操作。在一个实施例中，字线布置成垂直堆叠，且从垂直堆叠的底部处的第一数据字线到垂直堆叠的顶部处的最后数据字线循序地执行编程操作。举例来说，此最后数据字线可邻近于垂直堆叠的顶部处的一或多个虚设字线。为了执行编程操作，控制逻辑可使编程电压在某一脉冲持续时间周期内施加到块的选定数据字线。同时，控制逻辑可使一或多个通过电压施加到块的未选定数据字线。举例来说，控制逻辑可使第一通过电压在脉冲持续时间周期内施加到块的大部分未选定数据字线，且可使第二通过电压在脉冲持续时间周期的至少第一部分内施加到最后未选定数据字线。在一个实施例中，第二通过电压具有低于第一通过电压的量值。
此方法的优点包含但不限于存储器装置中的改进的编程性能。在脉冲持续时间周期的至少一部分内施加到最后数据字线的第二通过电压具有低于施加到其它未选定字线的第一通过电压的量值使得最后数据字线处的通道区中的电压电势降低，由此减小垂直堆叠的顶部处的最后数据字线、邻近虚设字线和选择栅极装置之间的通道区中的电压差。减小的电压差减小或消除热电子注入，从而减小或消除最后数据字线处的编程干扰效应。此可导致边缘数据字线处的更精确编程，其中产生较少错误。
图1A说明根据本公开的一些实施例的包含存储器子***110的实例计算***100。存储器子***110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或这些的组合。
存储器子***110可为存储装置、存储器模块或存储装置与存储器模块的混合。存储装置的实例包含固态硬盘(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)和各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算***100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)或包含存储器和处理装置的此类计算装置。
计算***100可包含耦合到一或多个存储器子***110的主机***120。在一些实施例中，主机***120耦合到不同类型的存储器子***110。图1A说明耦合到一个存储器子***110的主机***120的一个实例。如本文中所使用，“耦合到”或“与……耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等的连接。
主机***120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机***120使用存储器子***110，例如以将数据写入到存储器子***110和从存储器子***110读取数据。
主机***120可经由物理主机接口耦合到存储器子***110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、***组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机***接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机***120与存储器子***110之间传输数据。当存储器子***110通过PCIe接口与主机***120耦合时，主机***120可进一步使用NVM高速(NVMe)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子***110与主机***120之间传递控制、地址、数据和其它信号的接口。图1A说明存储器子***110作为实例。一般来说，主机***120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子***。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)类型快闪存储器和就地写入(write-in-place)存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可以结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可以执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层级单元(SLC)可每单元存储一个位。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)和四层级单元(QLC)，可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器胞元阵列，例如SLC、MLC、TLC、QLC或这些的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分和MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可被分组以形成块。
尽管描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、“或非”(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。
存储器子***控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据的操作以及其它此类操作。存储器子***控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路***以执行本文所描述的操作。存储器子***控制器115可为微控制器、专用逻辑电路***(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子***控制器115可包含处理器117(例如，处理装置)，其配置成执行存储在本地存储器119中的指令。在所说明的实例中，存储器子***控制器115的本地存储器119包含嵌入式存储器，其配置成存储用于执行控制存储器子***110的操作(包含处理存储器子***110与主机***120之间的通信)的各种过程、操作、逻辑流和例程的指令。
在一些实施例中，本地存储器119可包含存储存储器指针、所提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1A中的实例存储器子***110已说明为包含存储器子***控制器115，但在本公开的另一实施例中，存储器子***110不包含存储器子***控制器115，而是可依靠外部控制(例如，由外部主机或由与存储器子***分开的处理器或控制器提供)。
一般来说，存储器子***控制器115可从主机***120接收命令或操作，且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的期望存取。存储器子***控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、命名空间)和物理地址(例如，物理块地址)之间的地址转换。存储器子***控制器115可进一步包含主机接口电路***以经由物理主机接口与主机***120通信。主机接口电路***可将从主机***接收到的命令转换成命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换成用于主机***120的信息。
存储器子***110还可包含未说明的额外的电路***或组件。在一些实施例中，存储器子***110可包含高速缓存器或缓冲器(例如，DRAM)和地址电路***(例如，行解码器和列解码器)，所述地址电路***可从存储器子***控制器115接收地址且解码所述地址以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，所述本地媒体控制器结合存储器子***控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子***控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130为受管理存储器装置，其为具有裸片上的控制逻辑(例如，本地控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子***控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子***110的一或多个组件。
在一个实施例中，存储器子***110包含存储器接口组件113。存储器接口组件113负责处理存储器子***控制器115与存储器子***110的存储器装置(例如，存储器装置130)的交互。举例来说，存储器接口组件113可将对应于从主机***120接收到的请求的存储器存取命令发送到存储器装置130，所述存储器存取命令例如编程命令、读取命令或其它命令。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或成功执行编程命令的确认而检索的数据。在一些实施例中，存储器子***控制器115包含存储器接口113的至少一部分。举例来说，存储器子***控制器115可包含处理器117(例如，处理装置)，其配置成执行存储在本地存储器119中以用于执行本文中所描述的操作的指令。在一些实施例中，存储器接口组件113是主机***110、应用程序或操作***的部分。
在一个实施例中，存储器装置130包含本地媒体控制器135和存储器阵列104。如本文中所描述，存储器阵列104可包含多个块，其中每一块包含多个子块。每一子块可包含多个垂直存储器串，所述竖直存储器串包含耦合到对应字线的存储器单元。在一个实施例中，块中的字线布置成垂直堆叠，其中通常从垂直堆叠的底部处的第一数据字线到垂直堆叠的顶部处的最后数据字线循序地执行编程操作。本地媒体控制器135可负责对存储器装置130的存储器阵列104执行的监管、控制和/或管理数据存取操作，例如编程操作。在一个实施例中，本地媒体控制器135可使编程电压在某一脉冲持续时间周期内施加到存储器阵列104中的块的选定数据字线。同时，本地媒体控制器135可使一或多个通过电压施加到块的未选定数据字线。举例来说，本地媒体控制器135可使第一通过电压在脉冲持续时间周期内施加到块的大部分未选定数据字线，且可使第二通过电压在脉冲持续时间周期的至少第一部分内施加到最后未选定数据字线。在一个实施例中，第二通过电压具有低于第一通过电压的量值。取决于正对块中的哪一选定字线进行编程，本地媒体控制器135可改变脉冲持续时间周期的第一部分的长度。在一些情况下，脉冲持续时间周期的第一部分包含整个脉冲持续时间周期(即，仅将第二较低通过电压施加到最后数据字线)。在其它情况下，脉冲持续时间周期的第一部分短于整个脉冲持续时间周期，且本地媒体控制器135可使第一较高通过电压随后在脉冲持续时间周期的第二部分内施加到最后数据字线。下文描述关于本地媒体控制器135的操作的另外细节。
图1B为根据实施例的呈存储器装置130形式的第一设备与呈存储器子***(例如，图1A的存储器子***110)的存储器子***控制器115形式的第二设备通信的简化框图。电子***的一些实例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电气设备、运载工具、无线装置、移动电话等。存储器子***控制器115(例如，存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含逻辑上布置成行和列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未展示)能够被编程为至少两个目标数据状态中的一个。
提供行解码电路***108和列解码电路***109以解码地址信号。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路***160，其用以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路***160和行解码电路***108以及列解码电路***109通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路***160和本地媒体控制器135通信以锁存传入命令。
控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取且生成用于外部存储器子***控制器115的状态信息，即本地媒体控制器135配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路***108和列解码电路***109通信，以响应于地址而控制行解码电路***108和列解码电路***109。在一个实施例中，本地媒体控制器135实施用于存储器单元阵列104的边缘数据字线的改进编程方案。
本地媒体控制器135还与高速缓存寄存器172通信。高速缓存寄存器172锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列104正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器172传递到数据寄存器170以用于传送到存储器单元阵列104；接着可将新数据从I/O控制电路***160锁存在高速缓存寄存器172中。在读取操作期间，数据可从高速缓存寄存器172传递到I/O控制电路***160以用于输出到存储器子***控制器115；接着可将新数据从数据寄存器170传递到高速缓存寄存器172。高速缓存寄存器172和/或数据寄存器170可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可进一步包含感测装置(图1B中未展示)，以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路***160和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子***控制器115。
存储器装置130通过控制链路132从本地媒体控制器135接收存储器子***控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步经由控制链路132接收额外或替代性控制信号(未展示)。在一个实施例中，存储器装置130通过多路复用的输入/输出(I/O)总线134从存储器子***控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且通过I/O总线134将数据输出到存储器子***控制器115。
举例来说，可在I/O控制电路***160处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可在I/O控制电路***160处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且可接着将所述地址写入到地址寄存器114中。可在I/O控制电路***160处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且可接着将所述数据写入到高速缓存寄存器172中。随后可将数据写入到数据寄存器170中以用于编程存储器单元阵列104。
在实施例中，可省略高速缓存寄存器172，且可将数据直接写入到数据寄存器170中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子***控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路***和信号，且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可以组合集成电路装置的一或多个组件或组件部分以执行图1B的单个块组件的功能性。此外，虽然根据各种信号的接收和输出的流行惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2为根据实施例的如可用于参考图1B所描述的类型的存储器中的存储器单元阵列104(例如，NAND存储器阵列)的部分的示意图。存储器阵列104包含例如字线2020至202N的存取线和例如位线2040至204M的数据线。字线202可以多对一关系连接到未在图2中展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列104可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性的导电类型以例如形成p阱，或具有例如n型导电性的导电类型以例如形成n阱。
存储器阵列104可布置成行(每一行对应于字线202)和列(每一列对应于位线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一个。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可在选择栅极210(例如，场效应晶体管)与选择栅极212(例如，场效应晶体管)之间串联连接，所述选择栅极例如为选择栅极2100到210M中的一个(例如，其可为源极选择晶体管，通常称为选择栅极源极)，且所述选择栅极例如为选择栅极2120到212M中的一个(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)。选择栅极2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管被描绘为传统场效晶体管，但选择栅极210和212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中串联的每一选择栅极配置成接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206中的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可配置成将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到位线204以用于对应NAND串206。举例来说，选择栅极2120的漏极可连接到位线2040以用于对应NAND串2060。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可配置成将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2中的存储器阵列104可为准二维存储器阵列，且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在大体上平行的平面中延伸。替代地，图2中的存储器阵列104可为三维存储器阵列，例如其中NAND串206可以大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面的方式延伸，所述位线可大体上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷捕获等)和控制栅极236，如图2中展示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208还可具有界定的源极/漏极(例如，源极)230和界定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况下形成)字线202。
存储器单元208的列可为NAND串206或选择性地连接到给定位线204的多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但未必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行可通常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含每隔一个地共同连接到给定字线202的存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。
虽然图2中未明确描绘位线2043到2045，但从图中显而易见的是，存储器单元阵列104的位线204可从位线2040连续编号到位线204M。共同地连接到给定字线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部页或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含配置成共同被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。虽然结合NAND快闪存储器论述图2的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。
图3为说明根据本公开的一些实施例的存储器装置中的块300的字线配置的框图。在一个实施例中，块300表示存储器阵列104的一部分，如图1A、图1B和图2中所展示。如图3中所说明，块300可包含布置成垂直堆叠的多个字线WL0到WL185。举例来说，这些字线可表示字线2020到202N的一些部分。在一个实施例中，块300进一步包含耦合到垂直堆叠的底部处的源极选择栅极装置(SGS)的选择线和耦合到垂直堆叠的顶部处的漏极选择栅极装置(SGD)的选择线。字线WL0到WL185中的每一个可耦合到一或多个存储器单元，所述一或多个存储器单元在块300中围绕通道材料的柱形成垂直存储器串，且可接收控制信号以对相关联存储器单元执行存储器存取操作。取决于实施例，块300可包含一些其它数目的字线和/或选择线。
在一个实施例中，字线WL0到WL2、WL92到WL93和WL183到WL185被称为虚设字线，且通常不用于存储数据。字线WL3到WL91和WL94到WL182可被称为用于存储数据(例如，主机数据或***数据)的数据字线。在一个实施例中，数据字线布置成由虚设字线WL92到WL93分隔开的两个相邻组。举例来说，每一组中的数据字线可通常耦合到配置为更高层级存储器(例如，QLC存储器)的存储器单元。然而，举例来说，为了改进性能和可靠性，每一组中的边缘字线，例如数据字线WL3、WL91、WL94和WL 182(即，每一组中紧邻周围虚设字线的数据字线)可配置成较低层级存储器，例如MLC存储器。
在一个实施例中，例如存储器装置130的本地媒体控制器135的控制逻辑可从垂直堆叠的底部处的第一数据字线WL3到垂直堆叠的顶部处的最后数据字线WL182循序地开始对块300执行存储器存取操作，例如编程操作。因此，最后数据字线WL182将设置于数据字线的顶部组的顶部上，紧接在垂直堆叠的顶部处的虚设字线WL183到185下方，且将为在循序编程操作中被编程的最后数据字线。举例来说，如果块300具有字线的一些其它布置，和/或如果编程操作将从上而下进行，那么最后数据字线可为块300中的一些其它字线。
如下文将更详细地论述，当执行编程操作时，控制逻辑可使编程电压在特定时间量(在本文中被称为脉冲持续时间周期)内施加到选定数据字线(例如，WL3)。控制逻辑可同时使第一通过电压在脉冲持续时间周期内施加到一或多个未选定数据字线(例如，WL4到WL90和WL94到WL181)，且使第二通过电压在脉冲持续时间周期的至少第一部分内施加到最后未选定数据字线(即，WL182)。在一个实施例中，第二通过电压具有低于第一通过电压的量值。
图4为说明根据本公开的一些实施例的实施用于边缘数据字线的改进编程方案的存储器装置中的存储器单元串400的通道电势的图。在一个实施例中，串400可为存储器装置的块的部分，例如存储器装置130的块300。在一个实施例中，串400包含漏极选择栅极装置(SGD)和多个存储器单元，每一存储器单元连接到单独字线(WL)。在一个实施例中，存储器单元中的一或多个连接到虚设字线层(DWL)且通常不用于存储数据。串200中的存储器单元中的至少一个可连接到选定字线(即，所编程的字线(WLn))，且每一剩余存储器单元可连接到被称为数据字线(WLn-1、WL180到WL182)或虚设字线(WL183到WL185)的字线。取决于实施例，可存在任何数目的数据字线和/或虚设字线。在一个实施例中，串400表示存储器装置130的存储器单元的块300的一个子块。如上文所描述，块可包含额外子块，所述额外子块具有耦合到与串400的对应存储器单元和/或其他装置相同的字线的额外存储器单元串。
在一个实施例中，串400中的装置中的每一个具有相关联阈值电压(Vt)，所述相关联阈值电压表示每一装置从“断开”状态切换到“接通”状态的电压，或反之亦然。举例来说，SGD可具有2V的阈值电压，且连接字线WLn-1…WL185的存储器单元可具有0V的阈值电压。在其它实施例中，其它阈值电压是可能的。在一个实施例中，串400的通道电势405表示在每一装置的控制栅极处施加的电压(即，栅极电压(Vg))与相关联阈值电压之间的差。
如上文所描述，在一个实施例中，在例如编程操作的存储器存取操作期间，例如本地媒体控制器135的控制逻辑可使不同电压信号施加到不同装置的栅极端子。这些电压信号可被称为相应栅极电压(Vg)。如图4中所说明，在一个实施例中，控制逻辑可使编程电压(例如，20V)在某一脉冲持续时间周期内施加到选定数据字线(例如，WLn)。同时，控制逻辑可使第一通过电压(例如，10V)在脉冲持续时间周期内施加到一或多个未选定数据字线(例如，WLn-1和WL180到WL181)，且使第二通过电压(例如，7V)在脉冲持续时间周期的至少第一部分内施加到最后未选定数据字线(即，WL182)。另外，控制逻辑可使其它较低电压(例如，6V、4V、2V)施加到虚设字线(例如，WL183到WL185)，且使接地电压(即，0V)施加到漏极选择栅极装置SGD的选择线。
因此，漏极选择栅极装置处的通道电势405为-2V(即，0V的栅极电压减去2V的阈值电压)，且未选定字线WL180到WL181处的通道电势405为10V(即，10V的栅极电压减去0V的阈值电压)。包含最后数据字线WL182和虚设字线WL183到WL185的中间字线可用于经由12V差值(即，10V减去-2V)转变通道电势405。举例来说，通过使特定电压施加到最后数据字线WL182和虚设字线WL183到WL185，控制逻辑可通过在未选定字线WL180到WL181与漏极选择栅极装置(SGD)之间形成多个电势梯度阶跃410来缓和转变。对最后数据字线WL182施加具有较低量值(例如，7V)的第二通过电压将所述点处的通道电势减小到7V(即，7V的栅极电压减去0V的阈值电压)。因此，所述点之间的差值从12V减小到9V(即，7V减去-2V)。因此，当通道电势405在漏极选择栅极装置(SGD)处转变为-2V时，可减小与虚设字线WL183到WL185相关联的电势梯度跃阶410的大小。如果具有较高量值(例如，10V)的第一通过电压施加在最后数据字线WL182上，那么所述点与漏极选择栅极装置(SGD)之间的差值将保持在12V，且电势梯度跃阶410将更大且更陡，从而引起在最后数据字线WL182处的额外热电子注入和编程干扰。
图5为根据本公开的一些实施例的用于存储器装置中的边缘数据字线的编程方案的实例方法的流程图。方法500可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路***、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法500由图1A和图1B的本地媒体控制器135执行。虽然以特定顺序或次序展示，但是除非另外规定，否则可修改过程的次序。因此，应理解所说明实施例仅为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，可以在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程是可能的。
在操作505处，施加编程电压。举例来说，在编程操作期间，控制逻辑(例如，本地媒体控制器135)可使编程电压(例如，20V)在脉冲持续时间周期内施加到存储器阵列的块(例如，存储器阵列104的块300)的多个字线中的选定数据字线(例如，WLn)。编程电压可使电荷存储在与选定数据字线相关联的一或多个存储器单元处。脉冲持续时间周期可为由存储器装置130的本地媒体控制器135定义的设定时间段，以使得能够将足够的电荷存储在表示待编程的期望值的一或多个存储器单元处。
在操作510处，施加第一通过电压。举例来说，控制逻辑可使第一通过电压(例如，10V)在脉冲持续时间周期内施加到块的多个字线中的一或多个未选定数据字线。除块300中的最后数据字线之外，一或多个未选定数据字线可包含块300中当前未编程的其它字线。在一个实施例中，例如块300的块包含围绕通道材料的柱的一或多个存储器单元串。通过电压将存储器柱通道电压(例如，由于栅极到通道电容耦合)升压到更高的升压电压，以抑制对与未选定数据字线相关联的存储器单元进行编程。
在操作515处，施加第二通过电压。举例来说，控制逻辑可使第二通过电压(例如，7V)在脉冲持续时间周期的至少第一部分内施加到块的多个字线中的最后未选定数据字线。尽管第二通过电压具有比第一通过电压低的量值，但第二通过电压仍可将存储器柱通道电压升压到足够高以抑制对相关联存储器单元进行编程。然而，第二通过电压的量值足够低以减小最后未选定数据字线与源极选择栅极装置(SGD)之间的通道电压差，且减少最后未选定数据字线处的热电子注入和编程干扰的发生。在一个实施例中，最后数据字线WL182将设置于数据字线的顶部组的顶部上，紧接在垂直堆叠的顶部处的一或多个虚设字线WL183到185下方，且将为在循序编程操作中被编程的最后数据字线。
在操作520处，作出确定。举例而言，控制逻辑可确定分离选定数据字线与最后未选定数据字线的字线的数目是否满足阈值准则。在一个实施例中，当分离选定数据字线与最后未选定数据字线的字线的数目大于阈值数目时，满足阈值准则。图6C为说明一个实例的图表。举例来说，如果最后数据字线为WL182，如果所编程的选定字线为小于WLx的任何字线，那么符合阈值准则。因此，在此实例中，阈值数目为WL182到WLx。因此，如果所编程的选定字线为大于WLx的任何字线，那么不满足阈值准则。
在操作525处，响应于分离选定数据字线与最后未选定数据字线的字线的数目满足阈值准则，控制逻辑可使脉冲持续时间周期的第一部分等于脉冲持续时间周期，在所述第一部分期间第二通过电压施加到最后未选定数据字线。如图6A中所说明，第二通过电压Vpass_lo可从时间t0到时间t1施加到最后未选定数据字线，在此情况下时间t1等于脉冲持续时间周期(t_pulse)。
在操作530处，响应于分离选定数据字线与最后未选定数据字线的字线的数目不满足阈值准则，控制逻辑可使脉冲持续时间周期的第一部分小于脉冲持续时间周期，在所述第一部分期间第二通过电压施加到最后未选定数据字线。如图6B中所说明，第二通过电压(Vpass_lo)可在第一部分(即，从时间t0到时间t1，在此情况下时间t1小于脉冲持续时间周期(t_pulse))内施加到最后未选定数据字线。
在操作535处，施加第一通过电压。举例来说，控制逻辑可使第一通过电压(例如，10V)在脉冲持续时间周期的第二部分内施加到块的多个字线中的最后未选定数据字线，其中脉冲持续时间周期的第二部分在脉冲持续时间周期的第一部分之后。如图6B中所说明，第一通过电压(Vpass_hi)可在第二部分(即，从时间t1直到脉冲持续时间周期(t_pulse)结束)内施加到最后未选定数据字线。由于来自第二通过电压的通道电势升压效应可在脉冲持续时间周期的过程中降低，因此在第二部分内施加较高的第一通过电压可能是有益的，从而形成量值递增的两级抑制信号。在一个实施例中，脉冲持续时间周期的第一部分的长度可基于垂直堆叠中分离选定数据字线与最后未选定数据字线的字线的数目而变化，在所述第一部分期间第二通过电压施加到最后未选定数据字线。举例来说，如图6C中所展示，一旦所编程选定字线达到WLx，时间t1开始从等于脉冲持续时间周期(t_pulse)线性地减少，直到选定字线达到WL181(即，紧接在最后数据字线之前的字线)。在另一实施例中，如图6D中所展示，只要选定字线小于或等于WLx，限定脉冲持续时间周期的第一部分的时间t1就可等于脉冲持续时间周期(t_pulse)。然而，一旦选定字线达到WLx，时间t1减小到小于脉冲持续时间周期的某一中间值(例如，t1_int)直到WL181。取决于实施例，其它变体是可能的。
图7说明计算机***700的实例机器，在所述计算机***内可执行用于使机器执行本文中所论述的方法中的任何一或多个的指令集。在一些实施例中，计算机***700可对应于主机***(例如，图1的主机***120)，所述主机***包含、耦合到或利用存储器子***(例如，图1的存储器子***110)或可用于执行控制器的操作(例如，用于执行操作***以执行对应于图1的本地媒体控制器135的操作)。在替代性实施例中，机器可连接(例如，联网)到LAN、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中操作。
机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(循序或以其它方式)执行指定待由所述机器采取的动作的指令集的任何机器。此外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地进行一(或多个)指令集以执行本文中所论述的方法中的任何一或多种。
实例计算机***700包含经由总线730彼此通信的处理装置702、主存储器704(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)的动态随机存取存储器(DRAM)、静态存储器706(例如，快闪存储器、静态随机存取存储器(SRAM)等)和数据存储***718。
处理装置702表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特别地，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、或实施其它指令集的处理器、或实施指令集的组合的处理器。处理装置702也可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置702配置成执行指令726，以用于执行本文中所论述的操作和步骤。计算机***700可进一步包含网络接口装置708以经由网络720进行通信。
数据存储***718可包含机器可读存储媒体724(也称为计算机可读媒体)，所述机器可读存储媒体上存储有一或多个指令集726或体现本文所描述的方法或功能中的任何一或多个的软件。指令726还可在其由计算机***700执行期间完全或至少部分地驻存在主存储器704内和/或处理装置702内，主存储器704和处理装置702也构成机器可读存储介质。机器可读存储媒体724、数据存储***718和/或主存储器704可对应于图1的存储器子***110。
在一个实施例中，指令726包含实施对应于图1的本地媒体控制器135的功能性的指令。虽然在实例实施例中将机器可读存储媒体724展示为单个媒体，但应认为术语“机器可读存储媒体”包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且使机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示为数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在这里且通常认为是引起所需结果的操作的自洽序列。操作是需要对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已经证明将这些信号称为位、值、元件、符号、字符、术语、数目等是方便的。
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅仅是应用于这些量的方便标签。本公开可以指将计算机***的寄存器和存储器内的表示为物理(电子)数量的数据操控和变换为计算机***存储器或寄存器或其它此类信息存储***内的类似地表示为物理数量的其它数据的计算机***或类似电子计算装置的动作和过程。
本公开还涉及一种用于执行本文中的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的磁盘，其包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁性卡或光学卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机***总线。
本文中所呈现的算法和显示器本质上不与任何特定计算机或其它设备相关。各种通用***可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样呈现各种这些***的结构。另外，不参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施本文中所描述的本公开的教示。
本公开可被提供为计算机程序产品或软件，其可包含其上存储有可用于编程计算机***(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
在前述说明书中，本公开的实施例已经参考其具体实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广泛精神和范围的情况下对本公开进行各种修改。因此，说明书和图式应在说明性意义上而非限制性意义上看待。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列；和
控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：
在编程操作期间，使编程电压在脉冲持续时间周期内施加到所述存储器阵列的块的多个字线中的选定数据字线；
使第一通过电压在所述脉冲持续时间周期内施加到所述块的所述多个字线中的一或多个未选定数据字线；及
使第二通过电压在所述脉冲持续时间周期的至少第一部分内施加到所述块的所述多个字线的最后未选定数据字线，其中所述第二通过电压具有低于所述第一通过电压的量值。
2.根据权利要求1所述的存储器装置，其中所述存储器阵列的所述块包括布置成垂直堆叠的所述多个字线，且其中从所述垂直堆叠的底部处的第一数据字线到所述垂直堆叠的顶部处的最后数据字线循序地执行所述编程操作。
3.根据权利要求2所述的存储器装置，其中所述多个字线包括布置在所述堆叠的所述顶部处的所述最后数据字线上方的一或多个虚设字线。
4.根据权利要求2所述的存储器装置，其中当所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的数目满足阈值准则时，所述脉冲持续时间周期的所述第一部分等于所述脉冲持续时间周期，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
5.根据权利要求2所述的存储器装置，其中当所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的数目不满足阈值准则时，所述脉冲持续时间周期的所述第一部分小于所述脉冲持续时间周期，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
6.根据权利要求5所述的存储器装置，其中所述控制逻辑将执行进一步包括以下各项的操作：
使所述第一通过电压在所述脉冲持续时间周期的第二部分内施加到所述最后未选定数据字线，其中所述脉冲持续时间周期的所述第二部分在所述脉冲持续时间周期的所述第一部分之后。
7.根据权利要求5所述的存储器装置，其中所述脉冲持续时间周期的所述第一部分的长度能够基于所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的所述数目而变化，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
8.一种方法，其包括：
在编程操作期间，使编程电压在脉冲持续时间周期内施加到存储器装置中的存储器阵列的块的多个字线中的选定数据字线；
使第一通过电压在所述脉冲持续时间周期内施加到所述块的所述多个字线中的一或多个未选定数据字线；及
使第二通过电压在所述脉冲持续时间周期的至少第一部分内施加到所述块的所述多个字线的最后未选定数据字线，其中所述第二通过电压具有低于所述第一通过电压的量值。
9.根据权利要求8所述的方法，其中所述存储器阵列的所述块包括布置成垂直堆叠的所述多个字线，且其中从所述垂直堆叠的底部处的第一数据字线到所述垂直堆叠的顶部处的最后数据字线循序地执行所述编程操作。
10.根据权利要求9所述的方法，其中所述多个字线包括布置在所述堆叠的所述顶部处的所述最后数据字线上方的一或多个虚设字线。
11.根据权利要求9所述的方法，其中当所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的数目满足阈值准则时，所述脉冲持续时间周期的所述第一部分等于所述脉冲持续时间周期，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
12.根据权利要求9所述的方法，其中当所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的数目不满足阈值准则时，所述脉冲持续时间周期的所述第一部分小于所述脉冲持续时间周期，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
13.根据权利要求12所述的方法，其进一步包括：
使所述第一通过电压在所述脉冲持续时间周期的第二部分内施加到所述最后未选定数据字线，其中所述脉冲持续时间周期的所述第二部分在所述脉冲持续时间周期的所述第一部分之后。
14.根据权利要求12所述的方法，其中所述脉冲持续时间周期的所述第一部分的长度能够基于所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的所述数目而变化，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
15.一种存储器装置，其包括：
多个数据字线，其布置成垂直堆叠，其中所述多个数据字线耦合到用于存储数据的第一多个存储器单元；和
多个虚设字线，其定位在所述垂直堆叠中的所述多个数据字线上方，其中所述多个虚设字线耦合到不用于存储数据的第二多个存储器单元，
其中，在编程操作期间，使编程电压在脉冲持续时间周期内施加到所述多个数据字线中的选定数据字线，
其中，使第一通过电压在所述脉冲持续时间周期内施加到所述多个数据字线中的一或多个未选定数据字线，且
其中，使第二通过电压在所述脉冲持续时间周期的至少第一部分内施加到所述块的所述多个字线的最后未选定数据字线，其中所述第二通过电压具有低于所述第一通过电压的量值。
16.根据权利要求15所述的存储器装置，其中所述最后数据字线紧接设置在所述多个虚设字线下方。
17.根据权利要求15所述的存储器装置，其中当所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的数目满足阈值准则时，所述脉冲持续时间周期的所述第一部分等于所述脉冲持续时间周期，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
18.根据权利要求15所述的存储器装置，其中当所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的数目不满足阈值准则时，所述脉冲持续时间周期的所述第一部分小于所述脉冲持续时间周期，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
19.根据权利要求18所述的存储器装置，其中所述控制逻辑将执行进一步包括以下各项的操作：
使所述第一通过电压在所述脉冲持续时间周期的第二部分内施加到所述最后未选定数据字线，其中所述脉冲持续时间周期的所述第二部分在所述脉冲持续时间周期的所述第一部分之后。
20.根据权利要求18所述的存储器装置，其中所述脉冲持续时间周期的所述第一部分的长度能够基于所述垂直堆叠中分离所述选定数据字线与所述最后未选定数据字线的字线的所述数目而变化，在所述第一部分期间所述第二通过电压施加到所述最后未选定数据字线。
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