CN115688652A - 基于输出转换约束的时序优化方法、装置及计算机设备 - Google Patents

基于输出转换约束的时序优化方法、装置及计算机设备 Download PDF

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Abstract

本发明提供一种基于输出转换约束的时序优化方法、装置及计算机设备。该方法包括：在获得所有候选目标单元后对每一候选目标单元进行时序优化，时序优化的步骤包括：更新候选目标单元以增大其面积；对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数；判断更新后候选目标单元的输出转换时间是否小于预设的输出转换时间阈值；若是，则结束当前候选目标单元的优化；若否，判断更新后候选目标单元的延时提升比是否小于延时提升比阈值；若是，则结束当前候选目标单元的时序优化；若否，则重复上述步骤继续更新候选目标单元的面积直至候选目标单元的输出转换时间小于输出转换时间阈值或其延时提升比小于延时提升比阈值。

Description

基于输出转换约束的时序优化方法、装置及计算机设备
技术领域
本发明涉及集成电路电子设计自动化领域，且特别涉及一种基于输出转换约束的时序优化方法、装置及计算机设备。
背景技术
在集成电路设计中，布局和布线期间的时序优化是在给定设计中以尽可能低的功耗实现高速时钟频率的关键。当前主要的时序优化方法是检查每个候选目标单元并尝试从中获得最大的时序优势。对于给定的逻辑电路，多个候选目标单元的频率改善是相加的，这意味着每个目标单元时序改善同样重要，而所有候选目标单元时序的改善总和将是集成电路时序优化最终所需要实现的。图1所示为现有时序优化算法的流程图，对于每一候选目标单元，算法通过不断地增大其库单元的面积来改善其延时情况，直至该候选目标单元的延时达到最小。
然而，在集成电路设计中，时序、功耗以及面积是基本矛盾面，现有时序优化算法所追求的最大化的时序优势会导致候选目标单元的过度优化，进而直接导致目标单元的面积变大、栅容量增加；而栅容量增加又会带来更多的功耗，极大地浪费了资源。此外，由于芯片整体的面积是预先设计所确定的，部分候选目标单元的过渡优化将极有可能耗尽所有可用的芯片面积，进而导致其它候选目标单元没有机会通过选择更大面积来获得频率的提升。而这些频率无法提升的候选目标单元即会使整个电路频率低于其可实现的最佳的运行频率。
发明内容
本发明为了克服现有技术的至少一个不足，提供一种基于输出转换约束的时序优化方法、装置及计算机设备。
为了实现上述目的，本发明提供一种基于输出转换约束的时序优化方法，其包括：
根据逻辑网表的综合时序分析结果确定需要时序优化的所有候选目标单元；
对每一候选目标单元进行时序优化，包括：
更新候选目标单元以增大其面积；
对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数，时序参数包括候选目标单元的输出转换时间和延时；
判断更新后候选目标单元的输出转换时间是否小于预设的输出转换时间阈值；若是，则结束当前候选目标单元的时序优化；
若否，则以上一次时序分析输出的延时为基准，判断更新后候选目标单元的延时提升比是否小于延时提升比阈值；若是，则结束当前候选目标单元的时序优化；若否，则重复上述步骤继续更新候选目标单元的面积直至候选目标单元的输出转换时间小于输出转换时间阈值或其延时提升比小于延时提升比阈值。
根据本发明的一实施例，在同一轮时序优化迭代内，所有候选目标单元均基于同一输出转换时间阈值进行时序优化约束。
根据本发明的一实施例，在完成一轮时序优化迭代后判断电路的输出功率是否小于设计功率；若是，则降低输出转换时间阈值并基于该降低后的输出转换时间阈值对所有候选目标单元进行下一轮时序优化迭代。
根据本发明的一实施例，在对所有候选目标单元进行优化前根据一定的排序规则将所有候选目标单元进行排序；之后，基于输出转换时间阈值和延时提升比阈值的约束依次对每一候选目标单元进行时序优化。
根据本发明的一实施例，当给定的逻辑网表内具有多个时钟源时，在对所有候选目标单元进行优化前根据时钟源类型对所有候选目标单元进行分类；对于同一类别内多个候选目标单元进行时序优化时候选目标单元面积的更新兼顾其所对应的时钟源的时钟偏移。
根据本发明的一实施例，在更新候选目标单元时通过选择库单元的方式来增大候选目标单元的面积；在更新候选目标单元后通过静态时序分析来确定候选目标单元的输出转换时间和延时。
根据本发明的一实施例，在获得逻辑网表的综合时序分析结果后将关键路径上的多个逻辑单元选定为需要时序优化的候选目标单元；或者，在获得逻辑网表的综合时序分析结果后根据时序富余量进行排序以选择多条目标路径，将多条目标路径上的多个逻辑单元选定为需要时序优化的候选目标单元。
另一方面，本发明还提供一种基于输出转换约束的时序优化装置，其包括目标单元确定模块和优化模块。目标单元确定模块根据逻辑网表的综合时序分析结果确定需要时序优化的所有候选目标单元。优化模块对每一候选目标单元进行时序优化且其包括更新单元、时序分析单元、转换时间判断单元以及延时提升比判断单元。更新单元更新候选目标单元以增大其面积。时序分析单元对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数，时序参数包括候选目标单元的输出转换时间和延时。转换时间判断单元判断更新后候选目标单元的输出转换时间是否小于预设的输出转换时间阈值；若是，则结束当前候选目标单元的时序优化。若否，延时提升判断单元则以上一次时序分析输出的延时为基准，判断更新后候选目标单元的延时提升比是否小于设定的延时提升比阈值；若是，则结束当前候选目标单元的时序优化；若否，则重复上述步骤继续更新候选目标单元的面积直至候选目标单元的输出转换时间小于输出转换时间阈值或其延时提升比小于延时提升比阈值。
根据本发明的一实施例，在同一轮时序优化迭代内，优化模块基于同一输出转换时间阈值对所有候选目标单元进行时序优化约束。
根据本发明的一实施例，基于输出转换约束的时序优化装置还包括功率判断模块，在完成一轮时序优化迭代后功率判断模块判断电路的输出功率是否小于设计功率；若是，则优化模块降低输出转换时间阈值并基于该降低后的输出转换时间阈值对所有候选目标单元进行下一轮时序优化迭代。
本发明另一方面还提一种计算机设备，包括存储器、处理器以及存储在存储器中并可在处理器上运行的计算机程序，处理器执行计算机程序时实现上述基于输出转换约束的时序优化方法的步骤。
本发明另一方面还提一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被处理器执行时实现上述基于输出转换约束的时序优化方法的步骤。
综上所述，本发明提供的基于输出转换约束的时序优化方法、装置及计算机设备在对每一候选目标单元进行时序优化时以输出转换时间阈值和延时提升比阈值作为候选目标单元的双时序约束条件。输出转换时间阈值的优先约束可快速地实现候选目标单元的快速时序优化并有效避免过度优化；而对于无法满足输出转换时间阈值的候选目标单元则采用延时提升比作进一步的约束优化，在尽可能改善候选目标单元延时性能的同时避免其时序的过度优化。输出转换时间阈值和延时提升比的双重时序约束使得本发明提供的时序优化方法能实现所有候选目标单元的均衡优化，进而使得电路能以最佳的工作频率运行且芯片的面积以及功耗均亦能处于折中的最优水平。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1所示为现有集成电路时序优化算法的流程示意图。
图2所示为本发明一实施例提供的基于输出转换约束的时序优化方法的流程示意图。
图3所示为库单元面积和频率提升增益的曲线图。
图4所示为信号经过候选目标单元时的变化示意图。
图5所示为进行多轮时序优化迭代的流程示意图。
图6所示为本发明一实施例提供的基于输出转换约束的时序优化装置的结构示意图。
具体实施方式
图1所示为现有集成电路时序优化算法的流程示意图，在对某一候选目标进行优化时若将其库单元从较小面积更改为较大面积时，频率将得到提升。而通常可用于优化的芯片面积总量是作为固定约束而给出，追求时序最大化的优化方式会导致先优化的候选目标单元(如候选目标单元A)耗尽芯片所有可使用的优化面积，进而导致对于在后优化的候选目标单元(如候选目标单元B)无法再通过选择库单元面积来获得更高频率的提升。换言之，候选目标单元A和B优化不均衡，此时尽管候选目标单元A具有很优异的时序性能，但是受限于候选目标单元B的时序，电路整体的工作频率仍然无法得到很好地提升。
有鉴于此，本实施例提供一种能实现所有候选单元格均衡优化以使电路工作在最佳频率的时序优化方法。如图2所示，本实施例提供的基于输出转换约束的时序优化方法包括根据逻辑网表的综合时序分析结果确定需要时序优化的所有候选目标单元(步骤S10)；对每一候选目标单元进行时序优化(步骤S30)。具体而言，对于步骤S30，其包括更新候选目标单元以增大其面积(步骤S301)。对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数(步骤S302)，时序参数包括候选目标单元的输出转换时间和延时。判断更新后候选目标单元的输出转换时间是否小于预设的输出转换时间阈值(步骤S303)；若是，则结束当前候选目标单元的时序优化(步骤S304)。若否，则以上一次时序分析输出的延时为基准，判断更新后候选目标单元的延时提升比是否小于延时提升比阈值(步骤S305)。若是，则结束当前候选目标单元的时序优化(步骤S304)。若否，则重复步骤S302至步骤S305，直至候选目标单元的输出转换时间小于输出转换时间阈值或其延时提升比小于延时提升比阈值。
如图4所示，在数字电路中当信号从0变为1或1变为0时，就会发生跳变，完成跳变转换所需的时间称为转换时间；一般地，将信号幅值从10％变化到90％(或者从90％变化至10％)所需要的时间称之为输出转换时间。当信号通过逻辑单元时，输出信号将比输入信号延迟一段时间，该时间称之为该逻辑单元的延迟。时序优化的目标是使逻辑单元的延迟尽可能小以便电路能够以最佳频率运行，结合图4可知当逻辑单元的延时较小时其对应的输出转换时间也将小，即其输出转化时间较快。因此，本实施例提出了一种基于输出转换时间和延时提升比的时序约束条件以避免候选目标单元的过渡优化，进而实现所有候选单元的整体均衡优化。以下将结合图2至图5对本实施例提供的基于输出转换约束的时序优化方法作详细说明。
如图2所示，本实施例提供的基于输出转换约束的时序优化方法始于步骤S10，根据逻辑网表的综合时序分析结果确定需要时序优化的所有候选目标单元。于本实施例中，在根据逻辑网表布局布线后进行综合时序分析并基于综合时序分析结果将关键路径上的多个逻辑单元选定为需要时序优化的候选目标单元。关键路径指的是布局布线后从输入到输出经过的延时最长的时序路径，具体可基于Quartus II时序分析器等软件来查找到延时最长的关键路径。然而，本发明对候选目标单元的确定不作任何限定。于其它实施例中，在获得逻辑网表的综合时序分析结果后也可根据时序富余量对所有的路径进行排序，将时序富余量为负或时序富余量低于设定阈值的多条路径确定为目标路径，将多条目标路径上的多个逻辑单元选定为需要时序优化的候选目标单元。或者，于其它实施例中，本发明提供的基于输出转换约束的时序优化也可用于布局布线过程中基于时序分析的逻辑单元面积调整以使布局布线过程中的时序满足约束条件；即本发明并不限定基于输出转换约束的时序优化方法在集成电路设计中的应用步骤，其即可在布局布线之前也可在布局布线中，亦可在布局布线后。
在步骤S10选定所需优化的候选目标单元后根据一定的排序规则将所有候选目标单元进行排序(步骤S20)。于本实施例中，由于所选定的所有候选目标单元均来自于关键路径，故沿信号在关键路径上的传输方向将所有候选目标单元进行排序。然而，本发明对此不作任何限定。当多个候选目标单元来自于多条时序路径时，可根据每条路径的时序富余量来对所有候选目标单元进行排序；亦或者可以根据候选目标单元的布局空间位置来依次排序。于其它实施例中，当给定的逻辑网表内具有多个时钟源时，在对所有候选目标单元进行优化前还可根据时钟源类型对所有候选目标单元进行分类；对于同一类别内多个候选目标单元进行时序优化时候选目标单元面积的更新兼顾其所对应的时钟源的时钟偏移。
之后，执行步骤S30：按照排列的顺序依次对每一候选目标单元进行时序优化。步骤S301，选定候选目标单元后更新候选目标单元以增大该候选目标单元的面积。具体的，通过选择面积更大的标准库单元来提升候选目标单元的面积。然而，本发明对此不作任何限定。对于采用非标准库单元的候目标单元而言，也可通过增大候选目标单元长度或宽度来提升其面积。
步骤S302：采用静态时序分析法对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数，时序参数包括候选目标单元的输出转换时间(Output Slew)和延时(Delay)。
步骤S303：判断更新后候选目标单元的输出转换时间(Output Slew)是否小于预设的输出转换时间阈值。若是，则表征该候选目标单元满足本轮次的时序优化条件；故执行步骤S305，结束当前候选目标单元的时序优化。若步骤S303判断结果表明当前候选目标单元的输出转换时间仍大于等于输出转换时间阈值则执行步骤S304。
步骤S304：判断更新后候选目标单元的延时提升比是否小于延时提升比阈值；延时提升比指的是：当前时序分析的延时与上一次时序分析的延时之差与上一次时序分析延时的比值。结合图3所示的库单元面积和频率提升增益的曲线图，当延时提升比小于设定的延时提升比阈值时表明库单元面积增大所带来的延时提升已非常有限；此时，若持续对该候选目标单元进行时序优化将需要付出更大的面积代价。因此，当步骤S304表明当前时序分析的延时提升比已小于设定的延时提升比阈值时将执行步骤S305，结束该候选目标单元的时序优化以避免过度优化。
若步骤S305判断该候选目标单元当前的延时提升比仍大于等于设定的延时提升比阈值；即表明该候选目标单元仍存在以面积置换时序的空间，故再此执行步骤S302，再次更新候选目标单元的库单元面积。继续执行步骤S303至S305直至该候选目标单元的输出转换时间小于预设的输出转换时间阈值；或者延时提升比小于设定的延时提升。
采用步骤S301至步骤S305所述的时序优化步骤依次对所有的候选目标单元进行优化以完成一轮时序优化迭代。于本实施例中，在同一轮时序优化迭代内，所有的候选目标单元均基于同一输出转换时间阈值进行时序优化约束以实现时序优化的整体均衡。然而，本发明对此不作任何限定。
输出转换时间表征的是信号幅值从10％变化到90％(或者从90％变化至10％)的变化快慢；输出转换时间越快对应的该候选目标单元的延时将越小。基于输出转换时间阈值和延时提升比阈值的控制可很好地实现所有候选目标单元的均衡优化，但优化后电路的时序和功率均与输出转换时间阈值高度相关。对于输出转换时间阈值，在优化的初期是基于电路的整体设计性能而进行预测的，预测会考虑富余量。为使集成电路能在满足设计功率的前提下以最优的功率运行，进一步的，本实施例提供的基于输出转换约束的时序优化方法还包括步骤S40，在完成一轮时序优化迭代后对电路进行仿真验证以获得当前电路的输出功率并判断当前电路的输出功率是否小于设计功率。若是，则表明当前电路在时序上仍有优化的空间，故执行步骤S50，降低输出转换时间阈值并基于该降低后的输出转换时间阈值对所有候选目标单元进行下一轮时序优化迭代(即再次执行步骤S301至步骤S305)。输出转换时间的逐渐降低以逐渐提高电路运行频率，即在满足设计功率的同时实现时序的最优化设计。
与上述基于输出转换约束的时序优化方法相对应的，本实施例还提供一种基于输出转换约束的时序优化装置，其包括目标单元确定模块10、排序模块20以及优化模块30。目标单元确定模块10根据逻辑网表的综合时序分析结果确定需要时序优化的所有候选目标单元。排序模块20根据一定的排序规则将所有候选目标单元进行排序。优化模块30对每一候选目标单元进行时序优化且其包括更新单元301、时序分析单元302、转换时间判断单元303以及延时提升比判断单元304。更新单元301更新候选目标单元以增大其面积。时序分析单元302对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数，时序参数包括候选目标单元的输出转换时间和延时。转换时间判断单元303判断更新后候选目标单元的输出转换时间是否小于预设的输出转换时间阈值；若是，则结束当前候选目标单元的时序优化。若否，延时提升判断单元304则以上一次时序分析输出的延时为基准，判断更新后候选目标单元的延时提升比是否小于设定的延时提升比阈值；若是，则结束当前候选目标单元的时序优化。若否，更新单元301、时序分析单元302、转换时间判断单元303以及延时提升比判断单元304将重复步骤S301至S305继续更新候选目标单元的面积直至候选目标单元的输出转换时间小于输出转换时间阈值或其延时提升比小于延时提升比阈值。
具体的，同一轮时序优化迭代内，优化模块20将基于同一输出转换时间阈值对所有候选目标单元进行时序优化约束。然而，本发明对此不作任何限定。
为使均衡优化后的电路在保证设计功率满足要求的前提下能具有更优的运行速率，于本实施例中，基于输出转换约束的时序优化装置还包括功率判断模块40和转换时间调整模块50。在完成一轮时序优化迭代后功率判断模块40基于仿真结果判断电路的输出功率是否小于设计功率。若是，则转换时间调整模块50将降低输出转换时间阈值并基于该降低后的输出转换时间阈值对所有候选目标单元进行下一轮时序优化迭代(即再次执行步骤S301至S305)。
上述装置中各个模块的功能和实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。
另一方面，本实施例还提供一种计算机设备，包括存储器、处理器以及存储在存储器中并可在处理器上运行的计算机程序，处理器执行计算机程序时实现本实施例上述基于输出转换约束的时序优化的步骤。
另一方面，本实施例还提供一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被处理器执行时实现本实施例上述基于输出转换约束的时序优化的步骤。
综上所述，本发明提供的基于输出转换约束的时序优化方法、装置及计算机设备在对每一候选目标单元进行时序优化时以输出转换时间阈值和延时提升比作为候选目标单元的双时序约束条件。输出转换时间阈值的优先约束可快速地实现候选目标单元的快速优化并有效避免过度优化；而对于无法满足输出转换时间阈值的候选目标单元则采用延时提升比作进一步的约束优化，在尽可能改善候选目标单元延时性能的同时避免其时序的过度优化。输出转换时间阈值和延时提升比的双重时序约束使得本发明提供的时序优化方法能实现所有候选目标单元的均衡优化，进而使得电路能以最佳的工作频率运行且芯片的面积以及功耗均亦能处于折中的最优水平。
虽然本发明已由较佳实施例揭露如上，然而并非用以限定本发明，任何熟知此技艺者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所要求保护的范围为准。

Claims (12)

1.一种基于输出转换约束的时序优化方法，其特征在于，包括：
根据逻辑网表的综合时序分析结果确定需要时序优化的所有候选目标单元；
对每一候选目标单元进行时序优化，包括：
更新候选目标单元以增大其面积；
对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数，所述时序参数包括候选目标单元的输出转换时间和延时；
判断更新后候选目标单元的输出转换时间是否小于预设的输出转换时间阈值；若是，则结束当前候选目标单元的时序优化；
若否，则以上一次时序分析输出的延时为基准，判断更新后候选目标单元的延时提升比是否小于预设的延时提升比阈值；若是，则结束当前候选目标单元的时序优化；若否，则重复上述步骤继续更新候选目标单元的面积直至候选目标单元的输出转换时间小于输出转换时间阈值或其延时提升比小于延时提升比阈值。
2.根据权利要求1所述的基于输出转换约束的时序优化方法，其特征在于，在同一轮时序优化迭代内，所有候选目标单元均基于同一输出转换时间阈值进行时序优化约束。
3.根据权利要求2所述的基于输出转换约束的时序优化方法，其特征在于，在完成一轮时序优化迭代后判断电路的输出功率是否小于设计功率；若是，则降低输出转换时间阈值并基于该降低后的输出转换时间阈值对所有候选目标单元进行下一轮时序优化迭代。
4.根据权利要求1所述的基于输出转换约束的时序优化方法，其特征在于，在对所有候选目标单元进行优化前根据一定的排序规则将所有候选目标单元进行排序；之后，基于输出转换时间阈值和延时提升比阈值的约束依次对每一候选目标单元进行时序优化。
5.根据权利要求1所述的基于输出转换约束的时序优化方法，其特征在于，当给定的逻辑网表内具有多个时钟源时，在对所有候选目标单元进行优化前根据时钟源类型对所有候选目标单元进行分类；对于同一类别内多个候选目标单元进行时序优化时候选目标单元面积的更新兼顾其所对应的时钟源的时钟偏移。
6.根据权利要求1所述的基于输出转换约束的时序优化方法，其特征在于，在更新候选目标单元时通过选择库单元的方式来增大候选目标单元的面积；在更新候选目标单元后通过静态时序分析来确定候选目标单元的输出转换时间和延时。
7.根据权利要求1所述的基于输出转换约束的时序优化方法，其特征在于，在获得逻辑网表的综合时序分析结果后将关键路径上的多个逻辑单元选定为需要时序优化的候选目标单元；或者，在获得逻辑网表的综合时序分析结果后根据时序富余量进行排序以选择多条目标路径，将多条目标路径上的多个逻辑单元选定为需要时序优化的候选目标单元。
8.一种基于输出转换约束的时序优化装置，其特征在于，包括：
目标单元确定模块，根据逻辑网表的综合时序分析结果确定需要时序优化的所有候选目标单元；
优化模块，对每一候选目标单元进行时序优化，包括更新单元、时序分析单元、转换时间判断单元以及延时提升比判断单元；
更新单元，更新候选目标单元以增大其面积；
时序分析单元，对更新后的候选目标单元所在的路径进行时序分析并获得更新后的时序参数，所述时序参数包括候选目标单元的输出转换时间和延时；
转换时间判断单元，判断更新后候选目标单元的输出转换时间是否小于预设的输出转换时间阈值；若是，则结束当前候选目标单元的时序优化；
若否，延时提升判断单元则以上一次时序分析输出的延时为基准，判断更新后候选目标单元的延时提升比是否小于设定的延时提升比阈值；若是，则结束当前候选目标单元的时序优化；若否，则重复上述步骤继续更新候选目标单元的面积直至候选目标单元的输出转换时间小于输出转换时间阈值或其延时提升比小于延时提升比阈值。
9.根据权利要求8所述的基于输出转换约束的时序优化装置，其特征在于，在同一轮时序优化迭代内，优化模块基于同一输出转换时间阈值对所有候选目标单元进行时序优化约束。
10.根据权利要求9所述的基于输出转换约束的时序优化装置，其特征在于，基于输出转换约束的时序优化装置还包括功率判断模块和转换时间调整模块，在完成一轮时序优化迭代后功率判断模块判断电路的输出功率是否小于设计功率；若是，则转换时间调整模块降低输出转换时间阈值并基于该降低后的输出转换时间阈值对所有候选目标单元进行下一轮时序优化迭代。
11.一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至7任一项所述的基于输出转换约束的时序优化方法的步骤。
12.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的基于输出转换约束的时序优化方法的步骤。
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