CN115658006A - 一种基于基本门电路的低功耗全加器 - Google Patents

Abstract

本发明公开了一种基于基本门电路的低功耗全加器，属于数字电子技术领域，用于解决现有的全加器电路多采用封装复合门，电路设计灵活性低，且不能同时兼顾高运算精度、低制作成本以及低功耗的技术问题。所述全加器包括全加器逻辑电路，全加器逻辑电路包括第一输入端、第二输入端、第三输入端、第一或门电路、第二或门电路、第三或门电路、第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第一非门电路、第二非门电路、第一输出端以及第二输出端。仅使用十个基本门实现了全加器电路，低于现有全加器中所用的基本门数量，在未牺牲运算精度的前提下减少基本门的使用数量，提供了一种性能高、体积小、成本低、功耗低的全加器。

Description

一种基于基本门电路的低功耗全加器

技术领域

本申请涉及数字电子技术领域，尤其涉及一种基于基本门电路的低功耗全加器。

背景技术

随着各种移动设备终端的功能体验不断丰富和发展，工业领域对于数字集成芯片设计的要求已经从追求高性能和小体积，转变为对性能、体积、成本和功耗的综合要求。数字集成芯片中，大部分的算术电路都离不开全加器的应用，现有的全加器电路通常是由封装好的异或门、或非门等复合门电路相互连接构成，一个复合门电路是由多个基本门构成，且封装的复合门内部无法再接导线，导致现有全加器电路中采用的基本门电路数量较多，增加了全加器电路设计的复杂性。

例如，在申请号为201210246287.7的中国专利申请中，提出了一种高性能全加器运算单元电路，该电路共由9个或非门构成，根据公知常识可知，一个或非门是由一个或门和一个非门连接构成，因此，该电路由18个基本门构成，相应的晶体管需求数量也较多，导致全加器运行功耗较大、生产成本高，且运算速度较慢。

随着技术的进步，在申请号为201910873564.9的中国专利申请中，又提出了一种高性能近似全加器门级单元，此方案中的近似全加器门级单元虽然只由三个或非门构成，但却通过牺牲精确度以实现全加器的低功耗性能，只能实现近似计算，无法实现精确计算。

还有些研究人员采用忆阻器来设计全加器电路，但忆阻器技术目前并未完全发展成熟，且制作成本较高。因此，到目前为止，仍未出现一种设计简洁、且同时兼顾高运算精确度、低制作成本以及低功耗的全加器电路，无法满足工业领域对于集成芯片的性能、体积、成本和功耗的综合要求。

发明内容

本申请实施例提供了一种基于基本门电路的低功耗全加器，用于解决如下技术问题：现有的全加器电路多采用封装复合门，电路设计灵活性低，且不能同时兼顾高运算精度、低制作成本以及低功耗。

本申请实施例采用下述技术方案：

一方面，本申请实施例提供了一种基于基本门电路的低功耗全加器，包括全加器逻辑电路，所述全加器逻辑电路包括第一输入端1、第二输入端2、第三输入端3、第一或门电路4、第二或门电路5、第三或门电路6、第一与门电路7、第二与门电路8、第三与门电路9、第四与门电路10、第五与门电路11、第一非门电路12、第二非门电路13、第一输出端14以及第二输出端15；所述第一或门电路4、所述第一与门电路7、所述第二与门电路8以及所述第一非门电路12，构成第一异或门电路；所述第二或门电路5、所述第三与门电路9、所述第四与门电路10以及所述第二非门电路13，构成第二异或门电路；所述第一输入端1及所述第二输入端2均连接所述第一异或门电路的输入端；所述第一异或门电路的输出端分别连接所述第五与门电路11的输入端以及所述第二异或门电路的输入端；所述第五与门电路11的输出端及所述第一与门电路7的输出端均连接所述第三或门电路6的输入端，所述第三或门电路6的输出端连接所述第一输出端14；所述第三输入端3分别连接所述第五与门电路11的输入端以及所述第二异或门电路的输入端，所述第二异或门电路的输出端连接所述第二输出端15；所述第一输出端(14)的数学逻辑表达式为：

所述第二输出端(15)的数学逻辑表达式为：

其中，A_n为二进制加数A的第n位，B_n为二进制被加数B的第n位，C_n为本第n位的进位，C_n-1为第n-1位的进位，S_n为计算结果的第n位。

在一种可行的实施方式中，在所述第一异或门电路中，所述第一或门电路4的输入端分别连接所述第一输入端1以及所述第二输入端2；所述第一与门电路7的输入端分别连接所述第一输入端1以及所述第二输入端2；所述第一与门电路7的输出端连接所述第一非门电路12的输入端；所述第一或门电路4的输出端以及所述第一非门电路12的输出端均连接所述第二与门电路8的输入端；所述第二与门电路8的输出端为所述第一异或门电路的输出端。

在一种可行的实施方式中，在所述第二异或门电路中，所述第二或门电路5的输入端分别连接所述第三输入端1以及所述第二与门电路8的输出端；所述第三与门电路9的输入端分别连接所述第三输入端1以及所述第二与门电路8的输出端；所述第三与门电路9的输出端连接所述第二非门电路13的输入端；所述第二或门电路5的输出端以及所述第二非门电路13的输出端均连接所述第四与门电路10的输入端；所述第四与门电路10的输出端为所述第二异或门电路的输出端。

在一种可行的实施方式中，所述第一输入端1为加数输入端，所述第二输入端2为被加数输入端，所述第三输入端3为低位进位输入端；所述第一输出端14为本位进位输出端，所述第二输出端15为本位和输出端。

在一种可行的实施方式中，所述第三输入端13与前一位全加器逻辑电路的本位进位输出端相连，所述第一输出端14与后一位全加器逻辑电路的低位进位输入端相连，以构成多位全加器逻辑电路。

相比于现有技术，本发明提供的一种基于基本门电路的低功耗全加器，具有如下有益效果：

1.本发明提供的全加器逻辑电路，全部由单独的基本门电路构成，未采用封装好的复合门进行电路设计，以便对每个基本门电路进行灵活的接线设计，实现了仅由五个与门、三个或门以及两个非门构成全加器电路，共十个基本门，低于现有全加器中所用的基本门数量，在工业领域对全加器的量产过程中，能够节省较大的生产成本。

2.本发明在未牺牲运算精度的前提下减少了基本门的使用数量。基本门的数量与运算速度成反比，与功耗成正比，基本门数量减少意味着全加器运算速度的提升以及功耗的降低。相应的，电路组件的减少以及接线方式的简化，也能够减小器件的整体体积。

因此，本发明提供了一种集设计简洁、性能高、体积小、成本低、功耗低等优点于一体的全加器，满足工业领域对于集成芯片的性能、体积、成本和功耗的综合要求，具有极大的实用价值。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为本申请实施例提供的一种全加器逻辑电路示意图；

图2为本申请实施例提供的第一异或门电路示意图。

附图标记说明：

1、第一输入端；2、第二输入端；3、第三输入端；4、第一或门电路；5、第二或门电路；6、第三或门电路；7、第一与门电路；8、第二与门电路；9、第三与门电路；10、第四与门电路；11、第五与门电路；12、第一非门电路；13、第二非门电路；14、第一输出端；15、第二输出端；16、第三输出端。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本说明书实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

本申请实施例提供了一种基于基本门电路的低功耗全加器，包括全加器逻辑电路。图1为本申请实施例提供的一种全加器逻辑电路示意图，如图1所示，全加器逻辑电路包括第一输入端1、第二输入端2、第三输入端3、第一或门电路4、第二或门电路5、第三或门电路6、第一与门电路7、第二与门电路8、第三与门电路9、第四与门电路10、第五与门电路11、第一非门电路12、第二非门电路13、第一输出端14以及第二输出端15。

进一步地，第一或门电路4、第一与门电路7、第二与门电路8以及第一非门电路12，构成第一异或门电路；第二或门电路5、第三与门电路9、第四与门电路10以及第二非门电路13，构成第二异或门电路；第一异或门电路的输出端分别连接第五与门电路11的输入端以及第二异或门电路的输入端。

图2为本申请实施例提供的第一异或门电路示意图，如图1以及图2所示，本申请提供的异或门电路包括一个或门电路、两个与门电路以及一个非门电路。在第一异或门电路中，第一或门电路4的输入端分别连接第一输入端1以及第二输入端2；第一与门电路7的输入端分别连接第一输入端1以及第二输入端2；第一与门电路7的输出端连接第一非门电路12的输入端；第一或门电路4的输出端以及第一非门电路12的输出端均连接第二与门电路8的输入端；第二与门电路8的输出端(即第三输出端16)为第一异或门电路的输出端。

在第二异或门电路中，第二或门电路5的输入端分别连接第三输入端1以及第二与门电路8的输出端；第三与门电路9的输入端分别连接第三输入端1以及第二与门电路8的输出端；第三与门电路9的输出端连接第二非门电路13的输入端；第二或门电路5的输出端以及第二非门电路13的输出端均连接第四与门电路10的输入端；第四与门电路10的输出端为第二异或门电路的输出端。第二异或门电路的电路结构以及连接方式与图2中所示的第一异或电路相同。

进一步地，第五与门电路11的输出端及第一与门电路7的输出端均连接第三或门电路6的输入端，第三或门电路6的输出端连接第一输出端14。

在本申请中，整个全加器逻辑电路都是由独立的基本门电路构成，上述提及的异或门电路也是由单独的四个基本门构成，四个基本门并未封装在一起，只是在运算逻辑上属于异或门。这样做可以实现将第一与门电路的输出端直接通过导线与第三或门电路的输入端相连，节省了运算步骤以及基本门的数量。如果使用封装好的异或门，则需要再增加其他基本门来额外实现A_n&B_n的操作，无法达到节省基本门的目的。

进一步地，第三输入端3分别连接第五与门电路11的输入端以及第二异或门电路的输入端，第二异或门电路的输出端连接第二输出端15。

上述全加器逻辑电路为一位全加器逻辑电路，其中，第一输入端1为加数输入端，第二输入端2为被加数输入端，第三输入端3为低位进位输入端；第一输出端14为本位进位输出端，第二输出端15为本位和输出端。

根据图1所示的电路连接方式，可知本位进位输出端(即第一输出端14)的数学逻辑表达式为：

本位和输出端(即第二输出端15)的数学逻辑表达式为：

其中，A_n为二进制加数A的第n位，B_n为二进制被加数B的第n位，C_n为本第n位的进位，C_n-1为第n-1位的进位，S_n为计算结果的第n位。

通过本发明提供的全加器逻辑电路，对于不同的输入信号A_n、B_n、C_n-1，得到的输出信号C_n、S_n如表1所示：

表1

根据常识可知，多个一位全加器进行级联可以得到多位全加器，本发明提供的全加器逻辑电路，将本位全加器逻辑电路的第三输入端(即低位进位输入端)与前一位全加器逻辑电路的本位进位输出端相连，第一输出端(即本位进位输出端)与后一位全加器逻辑电路的低位进位输入端相连，可以构成多位全加器逻辑电路，实现两个多位二进制数的精确相加。

为验证通过本发明提出的一位全加器逻辑电路构成的多位全加器的可行性，提出以下两个实施例：

在第一个实施例中，若加数A为四位二进制数1100，被加数B为四位二进制数1011，其中，二进制数的右边位数为低位，左边位数为高位。那么将加数A的第一位A₁＝0输入到第一输入端1中，将被加数B的第一位B₁＝1输入到第二输入端2中，此时没有低位进位，因此C₀＝0。将上述数值代入数学逻辑表达式中可得：

进一步地，将得到的C₁＝0输入下一位全加器逻辑电路的第三输入端，将加数A的第二位A₂＝0输入到下一位全加器逻辑电路的第一输入端，将被加数B的第二位B₂＝1输入到下一位全加器逻辑电路的第二输入端，可得

同理，可以得到C₃＝0，S₃＝1；C₄＝1，S₄＝0；在计算最后一位S₅时，由于加数和被加数的位数已用尽，因此可直接将上一位的进位C₄＝1作为S₅的值，从而得到最后的计算结果：A+B＝1101+1001＝S₅S₄S₃S₂S₁＝10111。也可以将加数A和被加数B的第五位设为0，与C₄一起代入S₅的逻辑表达式中，也可得到S₅＝1，此时则需要再多级联一个一位全加器逻辑电路。

在第二个实施例中，若加数A为五位二进制数10110，被加数B为五位二进制数10011。那么根据数学逻辑表达式可得：

同理，可以得到C₃＝1，S₃＝0；C₄＝0，S₄＝1；C₅＝1，S₅＝0；在计算最后一位S₆时，由于加数和被加数的位数已用尽，因此可直接将上一位的进位C₅＝1作为S₆的值，从而得到最后的计算结果：A+B＝10110+10011＝S₆S₅S₄S₃S₂S₁＝101001。也可以将加数A和被加数B的第六位设为0，与C₅一起代入S₆的逻辑表达式中，也可得到S₆＝1，此时则需要再多级联一个一位全加器逻辑电路。

需要说明的是，本发明提出的全加器逻辑电路的运算逻辑正确性已经过验证，可以实现两个二进制数的加法运算。上述两个实施例只是其中两个验证举例，目的在于证明本发明的运算准确性，不能理解为本申请只局限于上述两个实施例。

本发明提供的全加器逻辑电路，仅由十个基本门构成，低于现有一位精确全加器逻辑中所用的基本门数量，节省了较大的生产成本，且未牺牲运算精度的前提下，提升了全加器的运算速度，降低了全加器的运行功耗，减小了器件的整体体积。满足工业领域对于集成芯片的性能、体积、成本和功耗的综合要求。

本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。

上述对本申请特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请的实施例可以有各种更改和变化。凡在本申请实施例的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (5)

1.一种基于基本门电路的低功耗全加器，包括全加器逻辑电路，其特征在于，所述全加器逻辑电路包括第一输入端(1)、第二输入端(2)、第三输入端(3)、第一或门电路(4)、第二或门电路(5)、第三或门电路(6)、第一与门电路(7)、第二与门电路(8)、第三与门电路(9)、第四与门电路(10)、第五与门电路(11)、第一非门电路(12)、第二非门电路(13)、第一输出端(14)以及第二输出端(15)；

所述第一或门电路(4)、所述第一与门电路(7)、所述第二与门电路(8)以及所述第一非门电路(12)，构成第一异或门电路；

所述第二或门电路(5)、所述第三与门电路(9)、所述第四与门电路(10)以及所述第二非门电路(13)，构成第二异或门电路；

所述第一输入端(1)及所述第二输入端(2)均连接所述第一异或门电路的输入端；

所述第一异或门电路的输出端分别连接所述第五与门电路(11)的输入端以及所述第二异或门电路的输入端；

所述第五与门电路(11)的输出端及所述第一与门电路(7)的输出端均连接所述第三或门电路(6)的输入端，所述第三或门电路(6)的输出端连接所述第一输出端(14)；

所述第三输入端(3)分别连接所述第五与门电路(11)的输入端以及所述第二异或门电路的输入端，所述第二异或门电路的输出端连接所述第二输出端(15)；

所述第一输出端(14)的数学逻辑表达式为：

所述第二输出端(15)的数学逻辑表达式为：

其中，A_n为二进制加数A的第n位，B_n为二进制被加数B的第n位，C_n为本第n位的进位，C_n-1为第n-1位的进位，S_n为计算结果的第n位。

2.根据权利要求1所述的一种基于基本门电路的低功耗全加器，其特征在于，在所述第一异或门电路中，

所述第一或门电路(4)的输入端分别连接所述第一输入端(1)以及所述第二输入端(2)；

所述第一与门电路(7)的输入端分别连接所述第一输入端(1)以及所述第二输入端(2)；

所述第一与门电路(7)的输出端连接所述第一非门电路(12)的输入端；

所述第一或门电路(4)的输出端以及所述第一非门电路(12)的输出端均连接所述第二与门电路(8)的输入端；

所述第二与门电路(8)的输出端为所述第一异或门电路的输出端。

3.根据权利要求1所述的一种基于基本门电路的低功耗全加器，其特征在于，在所述第二异或门电路中，

所述第二或门电路(5)的输入端分别连接所述第三输入端(1)以及所述第二与门电路(8)的输出端；

所述第三与门电路(9)的输入端分别连接所述第三输入端(1)以及所述第二与门电路(8)的输出端；

所述第三与门电路(9)的输出端连接所述第二非门电路(13)的输入端；

所述第二或门电路(5)的输出端以及所述第二非门电路(13)的输出端均连接所述第四与门电路(10)的输入端；

所述第四与门电路(10)的输出端为所述第二异或门电路的输出端。

4.根据权利要求1所述的一种基于基本门电路的低功耗全加器，其特征在于，

所述第一输入端(1)为加数输入端，所述第二输入端(2)为被加数输入端，所述第三输入端(3)为低位进位输入端；

所述第一输出端(14)为本位进位输出端，所述第二输出端(15)为本位和输出端。

5.根据权利要求4所述的一种基于基本门电路的低功耗全加器，其特征在于，所述第三输入端(13)与前一位全加器逻辑电路的本位进位输出端相连，所述第一输出端(14)与后一位全加器逻辑电路的低位进位输入端相连，以构成多位全加器逻辑电路。

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