CN115565569A

CN115565569A - 读出电路结构

Info

Publication number: CN115565569A
Application number: CN202110751252.8A
Authority: CN
Inventors: 池性洙; 金书延; 张凤琴
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2021-07-02
Filing date: 2021-07-02
Publication date: 2023-01-03

Abstract

本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：结构层、在结构层顶部堆叠设置的第一互连层和第二互连层；结构层中设置有第一感测放大结构、第二感测放大结构和均衡结构；其中，第一位线或第一互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第二位线或第二互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；均衡结构直接连接第一互补位线和第二位线；其中，均衡结构设置在第一感测放大器结构和第二感测放大器结构之间，且与第一互补位线和第二位线在第一互连层中直接连接，既解决了预充电速度慢的问题，又减小读出电路结构的版图面积。

Description

读出电路结构

技术领域

本申请涉及存储器版图设计领域，特别涉及一种读出电路结构。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。

然而，目前的DRAM性能仍有待提高。

发明内容

本申请实施例提供一种读出电路结构，在解决存储器预充电速度慢的问题的基础上，提供一种版图结构及布线方式，以减小读出电路结构的版图面积。

为解决上述技术问题，本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：结构层、在结构层顶部堆叠设置的第一互连层和第二互连层；结构层中设置有第一感测放大结构、第二感测放大结构和均衡结构；第一感测放大结构通过第一位线连接相邻存储阵列中的一存储阵列，第一感测放大结构通过第一互补位线连接相邻存储阵列中的另一存储阵列，第二感测放大结构通过第二位线连接相邻存储阵列中的一存储阵列，第二感测放大结构通过第二互补位线连接相邻存储阵列中的另一存储阵列；其中，第一位线或第一互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第二位线或第二互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；均衡结构直接连接第一互补位线和第二位线，用于为第一位线、第一互补位线、第一感测放大结构、第二位线、第二互补位线和第二感测放大结构预充电；其中，均衡结构设置在第一感测放大器结构和第二感测放大器结构之间，且与第一互补位线和第二位线在第一互连层中直接连接。

与相关技术相比，均衡结构直接连接第一位线或第一互补位线，用于为第一位线和第一互补位线预充电，均衡结构直接连接第二位线或第二互补位线，用于为第二位线和第二互补位线预充电，通过均衡结构直接连接位线，直接为位线预充电，避免了预充电过程需要开关晶体管的导通才能为位线预充电，从而加快了对位线的充电速度；进一步地，第一位线或第一互补位线的其中一者的至少部分设置在第二互连层中，另一者设置在第一互连层中，第二位线或第二互补位线的其中一者的至少部分设置在第二互连层中，另一者设置在第一互连层中，通过第一互连层和第二互连层的叠层设置，减小了每一层版图中所需布局的结构，从而减小了读出电路结构的版图面积。

另外，第一位线设置在第一互连层中，第一互补位线的至少部分设置在第二互连层中，第一互补位线在第二互连层中穿过第二感测放大结构所在区域后与第一感测放大结构耦合，第二位线的至少部分设置在第二互连层中，第二位线在第一互连层中穿过第一感测放大结构所在区域后与第二感测放大结构耦合，第二互补位线设置在第一互连层中。第一互补位线从第二感测放大结构所在区域穿过与第一感测放大结构耦合，即第一互补位线无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积，第二位线从第一感测放大结构所在区域穿过与第二感测放大结构耦合，即第二位线无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积。

另外，均衡结构包括：第一均衡管，栅极用于接收第一均衡信号，源极或漏极的一者连接第一互补位线，另一者用于接收第一预充电电压，用于基于第一均衡信号，预充电第一位线、第一互补位线和第一感测放大结构至第一预充电电压；第二均衡管，栅极用于接收第二均衡信号，源极或漏极的一者连接第二位线，另一者用于接收第二预充电电压，用于基于第二均衡信号，预充电第二位线、第二互补位线和第二感测放大结构至第二预充电电压。

另外，第一均衡信号和第二均衡信号为同一均衡信号，第一预充电电压和第二预充电电压同一预充电电压。

另外，第一均衡管的漏极和第二均衡管的漏极相连，用于接收同一预充电电压。

另外，结构层中还设置有第三感测放大结构、第四感测放大结构；第三感测放大结构通过第三位线连接相邻存储阵列中的一存储阵列，第三感测放大结构通过第三互补位线连接相邻存储阵列中的另一存储阵列，第四感测放大结构通过第四位线连接相邻存储阵列中的一存储阵列，第四感测放大结构通过第四互补位线连接相邻存储阵列中的另一存储阵列；其中，第三位线或第三互补位线的其中一者设置在第一互连层中，另一者至少部分设置在第二互连层中；第四位线或第四互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；均衡结构直接连接第三互补位线和第四位线，用于为第三位线、第三互补位线、第三感测放大结构、第四位线、第四互补位线和第四感测放大结构预充电；其中，均衡结构与第三互补位线和第四位线在第一互连层中直接连接。

另外，均衡结构还包括：第三均衡管，在字线延伸方向上，设置在第一均衡管的一侧，与第一均衡管共用同一栅极，源极或漏极的一者连接第三互补位线，另一者用于接收第一预充电电压，用于基于第一均衡信号，预充电第三位线、第三互补位线和第三感测放大结构至第一预充电电压；第四均衡管，在字线延伸方向上，设置在第二均衡管的一侧，与第二均衡管共用同一栅极，源极或漏极的一者连接第四位线，另一者用于接收第二预充电电压，用于基于第二均衡信号，预充电第四位线、第四互补位线和第四感测放大结构至第二预充电电压。

另外，结构层中还设置有第一数据读出模块和第二数据读出模块；第一数据读出模块，包括：第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管；第一输入/ 输出管的源极连接第一输入/输出线，漏极连接第一位线，第三输入/输出管的源极连接第三输入/输出线，漏极连接第二位线，第五输入/输出管的源极连接第五输入/输出线，漏极连接第三位线，第七输入/输出管的源极连接第七输入/输出线，漏极连接第四位线；第一位线、第二位线、第三位线和第四位线为同一存储阵列中相邻的四条位线；第一输入/输出管的栅极、第三输入/输出管的栅极、第五输入/输出管的栅极和第七输入/输出管的栅极连接在一起，用于接收列选择信号，并基于列选择信号导通第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管；第二数据读出模块包括第二输入/输出管、第四输入/输出管、第六输入/输出管和第八输入/输出管；第二输入/输出管的源极连接第二输入/输出线，漏极连接第一互补位线，第四输入/输出管的源极连接第四输入/输出线，漏极连接第二互补位线，第六输入/输出管的源极连接第六输入/输出线，漏极连接第三互补位线，第八输入/输出管的源极连接第八输入/输出线，漏极连接第四互补位线；第一互补位线、第二互补位线、第三互补位线和第四互补位线为同一存储阵列中相邻的四条位线；第二输入/输出管的栅极、第四输入/输出管的栅极、第六输入/输出管的栅极和第八输入/输出管的栅极连接在一起，用于接收列选择信号，并基于列选择信号导通第二输入/输出管、第四输入/输出管、第六输入/输出管和第八输入/输出管。

另外，第一感测放大结构包括：感测放大模块，通过读出位线连接第一位线，通过互补读出位线连接第一互补位线，用于感测存储阵列的存储单元的电压并输出对应于电压的逻辑 1或0；隔离模块，连接在互补读出位线与第一互补位线之间，且连接在读出位线与第一位线之间，用于根据隔离信号隔离第一位线、第一互补位线与读出位线、互补读出位线之间的信号交互；偏移消除模块，连接在读出位线与第一互补位线之间，且连接在互补读出位线与第一位线之间，用于根据偏移消除信号调节感测放大模块中NMOS管之间或PMOS管之间的源漏导通差异。

另外，感测放大模块包括：第一感测放大N管，栅极连接第一位线，漏极连接互补读出位线，源极连接第二信号端，当感测放大模块处于放大阶段，第二信号端电连接逻辑0所对应的电压；第二感测放大N管，栅极连接第一互补位线，漏极连接读出位线，源极连接第二信号端；第一感测放大P管，栅极连接读出位线，漏极连接互补读出位线，源极连接第一信号端，当感测放大模块处于放大阶段，第一信号端电连接逻辑1所对应的电压；第二感测放大P管，栅极连接互补读出位线，漏极连接读出位线，源极连接第一信号端。

另外，第一感测放大N管的栅极结构、第二感测放大N管的栅极结构、第一感测放大P 管的栅极结构和第二感测放大P管的栅极结构延伸方向相同，隔离模块中MOS管的栅极结构和偏移消除模块中MOS管的栅极结构延伸方向相同，且第一感测放大N管的栅极结构和隔离模块中MOS管的栅极结构延伸方向相互垂直。

另外，第一感测放大P管、第二感测放大P管、隔离模块和偏移消除模块设置在第一感测放大N管和第二感测放大N管之间。

另外，隔离模块包括：第一隔离管，栅极用于接收隔离信号，源极连接第一位线，漏极连接读出位线；第二隔离管，栅极用于接收隔离信号，源极连接第一互补位线，漏极连接互补读出位线。

另外，偏移消除模块包括：第一偏移消除管，栅极用于接收偏移消除信号，源极连接第一位线，漏极连接互补读出位线；第二偏移消除管，栅极用于接收偏移消除信号，源极连接第一互补位线，漏极连接读出位线。

另外，第一隔离管的源极和第一偏移消除管的源极连通，并连接第一位线；第二隔离管的源极和第二偏移消除管的源极连接，并连接第一互补位线。

附图说明

图1和图2为本申请实施例提供的读出电路结构的电路图；

图3和图4为本申请实施例提供的读出电路结构的版图；

图5为本申请实施例提供的一种均衡结构的版图；

图6为本申请实施例提供的另一种均衡结构的结构层版图。

具体实施方式

由背景技术可知，现有技术的DRAM性能仍有待提高。

经申请人发现，现有具备失调补偿功能的感测放大器在对位线和互补位线的预充电过程中，包含了开关晶体管的导通过程，导致对位线和互补位线的充电速度不够快，随着晶体管尺寸进一步微缩，开关晶体管的饱和电流减小，这种情况更加严重，不利于提高存储器的读写性能。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。

图1和图2为本实施例提供的读出电路结构的电路图，图3和图4为本实施例提供的读出电路结构的版图图5为本实施例提供的一种均衡结构的版图，图6为本实施例提供的另一种均衡结构的结构层版图，以下结合附图对本实施例提供的读出电路结构进一步详细说明：

需要说明的是，由于读出电路结构的电路图和版图较大，为了清楚地体现本实施例所要保护的读出电路结构，在制图时将电路图和版图拆分，即图1和图2合并为本实施例提供的读出电路结构的电路图，合并方式为以图1的底部和图2的顶部合并；图3和图4合并为本实施例提供的读出电路结构的版图，合并方式为以图3的底部和图4的顶部合并。

参考图1～图4，读出电路结构，设置在相邻存储阵列的间隙中，包括：

存储阵列101中具有n行m列存储单元，每一存储单元都用于存储1bit(比特)数据，即一存储阵列101可以存储n×mbit数据，在数据读出过程中，通过选通具体存储单元，从而读出存储单元中存储数据，或将存储单元中写入数据。

结构层、结构层顶部堆叠设置的第一互连层和第二互连层，具体地，参考图3和图4，结构层即图中右侧的版图布局，第一互连层即图中中间部分的版图布局，第二互连层即图中左侧的版图布局。

其中，结构层用于形成读出电路结构中的具体器件结构，在本实施例中，结构层中设置有第一感测放大结构、第二感测放大结构、第一均衡结构和第二均衡结构；第一互连层用于设置感测放大结构内部电连接并连接相邻存储阵列之间较近一者的位线或互补位线；第二互连层用于感测放大结构连接相邻存储阵列之间较远一者的位线或互补位线。

参考图1和图2并结合图3和图4可知，在位线延伸方向上，第一感测放大结构和第二感测放大结构相邻设置，用于感测存储单元的电压并输出对应于电压的逻辑1或0；其中，第一感测放大结构通过第一位线BL1连接相邻存储阵列的一存储阵列，第一感测放大结构通过第一互补位线BLB1连接相邻存储阵列的另一存储阵列，第二感测放大结构通过第二位线 BL2连接相邻存储阵列的一存储阵列，第二感测放大结构通过第二互补位线BLB2连接相邻存储阵列的另一存储阵列。

对于第一位线BL1、第二位线BL2、第一互补位线BLB1和第二互补位线BLB2，第一位线BL1或第一互补位线BLB1的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第二位线BL2或第二互补位线BLB2的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中。

具体地，在本实施例中，第一位线BL1设置在第一互连层中，第一互补位线BLB1的至少部分设置在第二互连层中，第一互补位线BLB1在第二互连层中穿过第二感测放大结构所在区域后与第一感测放大结构耦合，第二位线BL2至少部分设置在第二互连层中，第二位线 BL2在第二互连层穿过第一感测放大结构所在区域后与第二感测放大结构耦合，第二互补位线BLB2设置在第一互连层中。

第一互补位线BLB1从第二感测放大结构所在区域穿过与第一感测放大结构耦合，即第一互补位线BLB1无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积，第二位线BL2从第一感测放大结构所在区域穿过与第二感测放大结构耦合，即第二位线BL2 无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积。

均衡结构直接连接第一互补位线BLB1和第二位线BL2，用于为第一位线BL1、第一互补位线BLB1、第一感测放大结构、第二位线BL2、第二互补位线BLB2和第二感测放大结构预充电。

在本实施例中，均衡结构设置在第一感测放大结构和第二感测放大结构之间，且与第一互补位线BLB1和第二位线BL2在第一互连层中直接连接。

其中，均衡结构包括第一均衡管<N1>和第二均衡管<N2>。

第一均衡管<N1>的栅极用于接收第一均衡信号EQ1，源极或漏极的一者连接第一互补位线BLB1，另一者用于接收第一预充电电压V₁，用于基于第一均衡信号EQ1，将第一位线BL1、第一互补位线BLB1和第一感测放大结构预充电至第一预充电电压V₁；在本实施例中，第一均衡管<N1>源极连接第一互补位线BLB1，漏极用于接收第一预充电电压V₁，用于基于第一均衡信号EQ1，将第一位线BL1、第一互补位线BLB1和第一感测放大结构预充电至第一预充电电压V₁。

第二均衡管<N2>的栅极用于接收第二均衡信号EQ2，源极或漏极的一者连接第二位线 BL2，另一者用于接收第二预充电电压V₂，用于基于第二均衡信号EQ2，将第二位线BL2、第二互补位线BLB2和第二感测放大结构预充电至第二预充电电压V₂；在本实施例中，第二均衡管<N2>的源极连接第二位线BL2，漏极用于接收第二预充电电压V₂，用于基于第二均衡信号EQ2，将第二位线BL2、第二互补位线BLB2和第二感测放大结构预充电至第二预充电电压V₂。

需要说明的是，在上述描述中，具体“源极”和“漏极”的连接方式，并不构成对本实施例的限定，在其他实施例中，可以采用“漏极”替换“源极”的连接方式，同样也可以采用“源极”替换“漏极”的连接方式。

通过均衡管直接连接位线/互补位线，直接为位线和互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线和互补位线的充电速度。

需要说明的是，上文提及的“第一预充电电压V₁”和“第二预充电电压V₂”即存储器位线和互补位线在预充电阶段中的预充电所需电压，具体电压大小根据存储器正常工作所需的预充电电压进行设定，本实施例并不构成对“第一预充电电压V₁”和“第二预充电电压V₂” 数值的限定。

在一个例子中，第一均衡信号EQ1和第二均衡信号EQ2为同一均衡信号，即采用同一控制信号用于为位线和互补位线预充电。第一预充电电压V₁和第二预充电电压V₂为同一预充电电压V_BLP；在本实施例中，预充电电压V_BLP＝1/2V_DD，其中，V_DD为芯片内部电源电压；在其他实施例中，预充电电压V_BLP可以根据具体应用场景进行设置。

进一步地，在本实施例中，第一均衡管<N1>的漏极和第二均衡管<N2>的漏极相连，用于接收同一预充电电压V_BLP，通过第一均衡管<N1>的漏极和第二均衡管<N2>的漏极相连，可以减小第一均衡管<N1>和第二均衡管<N2>设置的间距，从而减小读出电路结构的版图面积。

在本实施例中，为了清楚分辨上述一存储阵列和另一存储阵列，在后续的描述中，将第一感测放大结构通过第一位线BL1连接的存储阵列称为“第一存储阵列”；将第二感测放大结构通过第二互补位线BLB2连接的存储阵列称为“第二存储阵列”。

另外，在字线延伸方向上，相邻存储阵列之间的感测放大结构并不只有一组，本实施例通过2x2的版图结构为例进行详细说明，具体如下：

在本实施例中，结构层中还设置有第三感测放大结构、第四感测放大结构、第三均衡结构和第四均衡结构。

在位线延伸方向上，第三感测放大结构和第四感测放大结构相邻设置，用于感测存储单元的电压并输出对应于电压的逻辑1或0；在字线延伸方向上，第三感测放大结构和第一感测放大结构相邻设置，第四感测放大结构和第二感测放大结构相邻设置。

其中，第三感测放大结构通过第三位线BL3连接“第一存储阵列”，通过第三互补位线 BLB3连接“第二存储阵列”，第四感测放大结构通过第四位线BL4连接“第一存储阵列”，通过第四互补位线BLB4连接“第二存储阵列”。

对于第三位线BL3、第四位线BL4、第三互补位线BLB3和第四互补位线BLB4，第三位线BL3或第三互补位线BLB3的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第四位线BL4或第四互补位线BLB4的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中。

需要说明的是，第一位线BL1、第二位线BL2、第三位线BL3和第四位线BL4为同一存储阵列中相邻的四条位线；第一互补位线BLB1、第二互补位线BLB2、第三互补位线BLB3 和第四互补位线BLB4为同一存储阵列中相邻的四条位线。

具体地，在本实施例中，第三位线BL3设置在第一互连层中，第三互补位线BLB3的至少部分设置在第二互连层中，第三互补位线BLB3在第二互连层中穿过第四感测放大结构所在区域后与第三感测放大结构耦合，第四位线BL4至少部分设置在第二互连层中，第四位线 BL4在第二互连层穿过第三感测放大结构所在区域后与第四感测放大结构耦合，第四互补位线BLB4设置在第一互连层中。

第三互补位线BLB3从第二感测放大结构所在区域穿过与第一感测放大结构耦合，即第三互补位线BLB3无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积，第四位线BL4从第一感测放大结构所在区域穿过与第二感测放大结构耦合，即第四位线BL4 无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积。

均衡结构还直接连接第三互补位线BLB3和第四位线BL4，用于为第三位线BL3、第三互补位线BLB3、第三感测放大结构、第四位线BL4、第四互补位线BLB4和第四感测放大结构预充电。

在本实施例中，均衡结构还与第三互补位线BLB3和第四位线BL4在第一互连层中直接连接。

具体地，均衡结构还包括第三均衡管<N3>和第四均衡管<N4>，在字线延伸方向上，第三均衡管<N3>设置在第一均衡管<N1>的一侧，与第一均衡管<N1>共用同一栅极，第四均衡管<N4>设置在第二均衡管<N2>的一侧，与第二均衡管<N2>共用同一栅极。

第三均衡管<N3>的栅极用于接收第一均衡信号EQ1，源极或漏极的一者连接第三互补位线BLB3，另一者用于接收第一预充电电压V₁，用于基于第一均衡信号EQ1，将第三位线BL3、第三互补位线BLB3和第三感测放大结构预充电至第一预充电电压V₁；在本实施例中，第三均衡管<N3>源极连接第三互补位线BLB3，漏极用于接收第一预充电电压V₁，用于基于第一均衡信号EQ1，将第三位线BL3、第三互补位线BLB3和第三感测放大结构预充电至第一预充电电压V₁。

第四均衡管<N4>的栅极用于接收第二均衡信号EQ2，源极或漏极的一者连接第四位线 BL4，另一者用于接收第二预充电电压V₂，用于基于第二均衡信号EQ2，将第四位线BL4、第四互补位线BLB4和第四感测放大结构预充电至第二预充电电压V₂；在本实施例中，第四均衡管<N4>的源极连接第四位线BL4，漏极用于接收第二预充电电压V₂，用于基于第二均衡信号EQ2，将第四位线BL4、第四互补位线BLB4和第四感测放大结构预充电至第二预充电电压V₂。

进一步地，在本实施例中，第三均衡管<N3>的漏极和第四均衡管<N4>的漏极相连，用于接收同一预充电电压V_BLP，通过第三均衡管<N3>的漏极和第四均衡管<N4>的漏极相连，可以减小第三均衡管<N3>和第四均衡管<N4>设置的间距，从而减小读出电路结构的版图面积。

继续参考图1和图2，读出电路结构还包括第一数据读出模块，第一数据读出模块包括：第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管。

其中，第一输入/输出管源极或者漏极的其中一者直接连接第一输入/输出线，另一者连接第一位线，第一输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第一输入/ 输出管，使第一输入/输出线与第一位线电连接，从而通过第一输入/输出线输出第一位线中所携带的电信号；在本实施例中，第一输入/输出管源极连接第一输入/输出线，漏极连接第一位线。

第三输入/输出管源极或者漏极的其中一者直接连接第三输入/输出线，另一者连接第二位线，第三输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第三输入/输出管，使第三输入/输出线与第二位线电连接，从而通过第三输入/输出线输出第二位线中所携带的电信号；在本实施例中，第三输入/输出管源极连接第三输入/输出线，漏极连接第二位线。

第五输入/输出管源极或者漏极的其中一者直接连接第五输入/输出线，另一者连接第三位线，第五输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第五输入/输出管，使第五输入/输出线与第三位线电连接，从而通过第五输入/输出线输出第三位线中所携带的电信号；在本实施例中，第五输入/输出管源极连接第五输入/输出线，漏极连接第三位线。

第七输入/输出管源极或者漏极的其中一者直接连接第七输入/输出线，另一者连接第四位线，第七输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第七输入/输出管，使第七输入/输出线与第四位线电连接，从而通过第七输入/输出线输出第四位线中所携带的电信号；在本实施例中，第七输入/输出管源极连接第七输入/输出线，漏极连接第四位线。

需要说的是，在上述描述中，具体“源极”和“漏极”的连接方式，并不构成对本实施例的限定，在其他实施例中，可以采用“漏极”替换“源极”的连接方式，同样也可以采用 “源极”替换“漏极”的连接方式。

第二数据读出模块，第二数据读出模块包括：第二输入/输出管、第四输入/输出管、第六输入/输出管和第八输入/输出管。

其中，第二输入/输出管源极或者漏极的其中一者直接连接第二输入/输出线，另一者连接第一互补位线，第二输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第二输入/输出管，使第二输入/输出线与第一互补位线电连接，从而通过第二输入/输出线输出第一互补位线中所携带的电信号；在本实施例中，第二输入/输出管源极连接第二输入/输出线，漏极连接第一互补位线。

第四输入/输出管源极或者漏极的其中一者直接连接第四输入/输出线，另一者连接第二互补位线，第四输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第四输入/输出管，使第四输入/输出线与第二互补位线电连接，从而通过第四输入/输出线输出第二互补位线中所携带的电信号；在本实施例中，第四输入/输出管源极连接第四输入/输出线，漏极连接第二互补位线。

第六输入/输出管源极或者漏极的其中一者直接连接第六输入/输出线，另一者连接第三互补位线，第六输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第六输入/输出管，使第六输入/输出线与第三互补位线电连接，从而通过第六输入/输出线输出第三互补位线中所携带的电信号；在本实施例中，第六输入/输出管源极连接第六输入/输出线，漏极连接第三互补位线。

第八输入/输出管源极或者漏极的其中一者直接连接第八输入/输出线，另一者连接第四互补位线，第八输入/输出管的栅极用于接收列选择信号，并基于列选择信号导通第八输入/输出管，使第八输入/输出线与第四互补位线电连接，从而通过第八输入/输出线输出第四互补位线中所携带的电信号；在本实施例中，第八输入/输出管源极连接第八输入/输出线，漏极连接第四互补位线。

参考图1，对于第一感测放大结构和第三感测放大结构，下面以第一感测放大结构为例进行详细说明，第一感测放大结构，包括：

感测放大模块，通过读出位线SABL连接第一位线BL1，通过互补读出位线SABLB连接第一互补位线BLB1，用于感测存储单元的电压并输出对应于电压的逻辑1或0。

具体地，感测放大模块，包括：第一感测放大N管<N1400>，栅极连接第一位线BL1，漏极连接互补读出位线SABLB，源极连接第二信号端NCS，当感测放大模块处于放大阶段，第二信号端NCS电连接逻辑0所对应的电压；第二感测放大N管<N1405>，栅极连接第一互补位线BLB1，漏极连接读出位线SABL，源极连接第二信号端NCS；第一感测放大P管 <P1401>，栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端 PCS，当感测放大模块处于放大阶段，第一信号端PCS电连接逻辑1所对应的电压；第二感测放大P管<P1400>，栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端PCS。

隔离模块，连接在互补读出位线SABLB和第一互补位线BLB1之间，且连接在读出位线SABL与第一位线BL1之间，用于根据隔离信号ISO隔离第一位线BL1、第一互补位线BLB1与读出位线SABL和互补读出位线SABLB之间的信号交互。

具体地，隔离模块，包括：第一隔离管<N1402>，栅极用于接收隔离信号ISO，源极连接第一位线BL1，漏极连接读出位线SABL，第二隔离管<N1403>，栅极用于接收隔离信号ISO，源极连接第一互补位线BLB1，漏极连接互补读出位线SABLB。

偏移消除模块，连接在读出位线SABL与第一互补位线BLB1之间，且连接在互补读出位线SABLB与第一位线BL1之间，用于根据偏移消除信号OC调节感测放大模块中NMOS之间或PMOS管之间的源漏导通差异。

需要说明的是，上文提到的“源漏导通差异”指：由于制造工艺、温度等的变化，第一感测放大N管<N1400>和第二感测放大N管<N1405>以及第一感测放大P管<P1401>和第二感测放大P管<P1400>彼此可以具有不同的阈值电压。在这种情况下，感测放大模块可能由于第一感测放大P管<P1401>和第二感测放大P管<P1400>以及第一感测放大N管<N1400> 和第二感测放大N管<N1405>的阈值电压之间的差异而导致偏移噪声。

具体地，偏移消除模块，包括：第一偏移消除管<N1401>，栅极用于接收偏移消除信号 OC，源极连接第一位线BL1，漏极连接互补读出位线SABLB；第二偏移消除管<N1404>，栅极用于接收偏移消除信号OC，源极连接第一互补位线BLB1，漏极连接读出位线SABL。

本领域技术人员可知，第三感测放大结构的结构与第一感测放大结构的结构相同，进行相应结构的特征替换后同样适用于上文说明。具体地，对应结构包括：第一位线BL1对应于 BL3、第一互补位线BLB1对应于BLB3、第一均衡管<N1>对应于<N5>、第三均衡管<N3> 对应于<N7>、第一感测放大N管<N1400>对应于<N1410>、第二感测放大N管<N1405>对应于<N1415>、第一感测放大P管<P1401>对应于<P1411>、第二感测放大P管<P1400>对应于 <P1410>、第一隔离管<N1402>对应于<N1412>、第二隔离管<N1403>对应于<N1413>、第一偏移消除管<N1401>对应于<N1411>、第二偏移消除管<N1404>对应于<N1414>。

对于第一数据读出模块，第一输入/输出管源极连接第一输入/输出线I/O1，漏极直接连接第一位线BL1，栅极用于接收列选择信号CY，第三输入/输出管源极连接第三输入/输出线 I/O3，漏极直接连接第二位线BL2，栅极用于接收列选择信号CY，第五输入/输出管源极连接第五输入/输出线I/O5，漏极直接连接第三位线BL3，栅极用于接收列选择信号CY，第七输入/输出管源极连接第七输入/输出线I/O7，漏极直接连接第四位线BL4，栅极用于接收列选择信号CY。

通过同一列选择信号CY，导通第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管，从而通过第一输入/输出线I/O1导出第一位线BL1中所传输的电平信号，第三输入/输出线I/O3导出第二位线BL2中所传输的电平信号，第五输入/输出线I/O5导出第三位线BL3中所传输的电平信号，第七输入/输出线I/O7导出第四位线BL4中所传输的电平信号。

参考图2，对于第二感测放大结构和第四感测放大结构，下面以第二感测放大结构为例进行详细说明，第二感测放大结构，包括：

感测放大模块，通过读出位线SABL连接第二位线BL2，通过互补读出位线SABLB连接第二互补位线BLB2，用于感测存储单元的电压并输出对应于电压的逻辑1或0。

具体地，感测放大模块，包括：第三感测放大N管<N1425>，栅极连接第二位线BL2，漏极连接互补读出位线SABLB，源极连接第二信号端NCS，当感测放大模块处于放大阶段，第二信号端NCS电连接逻辑0所对应的电压；第四感测放大N管<N1420>，栅极连接第二互补位线BLB2，漏极连接读出位线SABL，源极连接第二信号端NCS；第三感测放大P管 <P1421>，栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端 PCS，当感测放大模块处于放大阶段，第一信号端PCS电连接逻辑1所对应的电压；第四感测放大P管<P1420>，栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端PCS。

隔离模块，连接在互补读出位线SABLB和第二互补位线BLB2之间，且连接在读出位线SABL与第二位线BL2之间，用于根据隔离信号ISO隔离第二位线BL2、第二互补位线 BLB2与读出位线SABL和互补读出位线SABLB之间的信号交互。

具体地，隔离模块，包括：第一隔离管<N1423>，栅极用于接收隔离信号ISO，源极连接第二位线BL2，漏极连接读出位线SABL，第二隔离管<N1422>，栅极用于接收隔离信号ISO，源极连接第二互补位线BLB2，漏极连接互补读出位线SABLB。

偏移消除模块，连接在读出位线SABL与第二互补位线BLB2之间，且连接在互补读出位线SABLB与第二位线BL2之间，用于根据偏移消除信号OC调节感测放大模块中NMOS之间或PMOS管之间的源漏导通差异。

需要说明的是，上文提到的“源漏导通差异”指：由于制造工艺、温度等的变化，第三感测放大N管<N1425>和第四感测放大N管<N1420>以及第三感测放大P管<P1421>和第四感测放大P管<P1420>彼此可以具有不同的阈值电压。在这种情况下，感测放大模块可能由于第三感测放大P管<P1421>和第四感测放大P管<P1420>以及第三感测放大N管<N1445> 和第四感测放大N管<N1420>的阈值电压之间的差异而导致偏移噪声。

具体地，偏移消除模块，包括：第三偏移消除管<N1424>，栅极用于接收偏移消除信号 OC，源极连接第二位线BL2，漏极连接互补读出位线SABLB；第四偏移消除管<N1421>，栅极用于接收偏移消除信号OC，源极连接第二互补位线BLB2，漏极连接读出位线SABL。

本领域技术人员可知，第四感测放大结构的结构与第二感测放大结构的结构相同，进行相应结构的特征替换后同样适用于上文说明。具体地，对应结构包括：第二位线BL2对应于 BL4、第二互补位线BLB2对应于BLB4、第二均衡管<N2>对应于<N6>、第四均衡管<N4> 对应于<N8>、第三感测放大N管<N1425>对应于<N1435>、第四感测放大N管<N1420>对应于<N1430>、第三感测放大P管<P1421>对应于<P1431>、第四感测放大P管<P1420>对应于 <P1430>、第三隔离管<N1423>对应于<N1433>、第四隔离管<N1422>对应于<N1432>、第三偏移消除管<N1424>对应于<N1434>、第四偏移消除管<N1421>对应于<N1431>。

对于第二数据读出模块，第二输入/输出管源极连接第二输入/输出线I/O2，漏极直接连接第一互补位线BLB1，栅极用于接收列选择信号CY，第四输入/输出管源极连接第四输入/输出线I/O4，漏极直接连接第二互补位线BLB2，栅极用于接收列选择信号CY，第六输入/输出管源极连接第六输入/输出线I/O6，漏极直接连接第三互补位线BLB3，栅极用于接收列选择信号CY，第八输入/输出管源极连接第八输入/输出线I/O8，漏极直接连接第四互补位线 BLB4，栅极用于接收列选择信号CY。

通过同一列选择信号CY，导通第二输入/输出管、第四输入/输出管、第六输入/输出管和第八输入/输出管，从而通过第二输入/输出线I/O2导出第一互补位线BLB1中所传输的电平信号，第四输入/输出线I/O4导出第二互补位线BLB2中所传输的电平信号，第六输入/输出线I/O6导出第三互补位线BLB3中所传输的电平信号，第八输入/输出线I/O8导出第四互补位线BLB4中所传输的电平信号。

参考图3，左侧为第二互连层的版图布局，中间为第一互连层的版图布局，右侧为结构层的版图布局，相同编号的区域表征不同层版图布局中需要电连接，其中，斜框区域为有源层的版图布局，白框区域为栅极层的版图布局，阴影区域为接触层的版图布局。

后续以第一感测放大结构为例进行说明，对于第三感测放大结构，可以根据附图进行类比，本实施例不再赘述。对于结构层版图，从上到下依次为：

第一数据读出模块、第一感测放大N管<N1425>、第一隔离和偏移消除的集成模块、第二感测放大P管<P1400>、第一感测放大P管<P1401>、第二隔离和偏移消除的集成模块、第二感测放大N管<N1405>和部分均衡结构。

对于第一数据读出模块，第一输入/输出管<N1001>的栅极、第三输入/输出管<N1003>的栅极、第五输入/输出管<N1005>的栅极和第七输入/输出管<N1007>的栅极连接在一起，用于接收同一列选择信号CY，具体通过接触区109连接至第一互连层，在第一互连层中通过接触 201连接至第二互连层以接收列选择信号CY。即本实施例的读出电路结构可根据同一列选择信号，通过并列排布的连续4根位线，读出连续4个存储单元所存储的数据；需要说明的是，在具体的应用中，同样可以根据实际的需求，即通过同一列选择信号所需读出的数据数量，来设置通过同一列选择信号控制的输入/输出管的数量。

另外，由图可知，第一输入/输出管<N1001>、第三输入/输出管<N1003>、第五输入/输出管<N1005>和第七输入/输出管<N1007>错位设置，其中“H”型栅极之间的接触区105、106、 107和108分别用于连接第一位线BL1、第二位线BL2、第三位线BL3和第四位线BL4。“H”型栅极之外的接触区101、102、103和104分别用于在第一互连层连接至I/O1、I/O3、I/O5 和I/O7。

进一步地，在字线延伸的方向上，第一数据读出模块114所连接的第一位线BL1、第二位线BL2、第三位线BL3和第四位线BL4之间的间距相等。

对于第一感测放大N管<N1400>，栅极通过接触区110和116连接至第一互连层，在第一互连层连接第一位线BL1，源极通过接触区118连接至第一互连层，在第一互连层连接第一互补读出位线SABLB1，漏极通过接触区112连接至第一互连层，在第一互连层通过接触区204连接至第二互连层，在第二互连层用于接触第二控制信号NCS，第二控制信号NCS用于在读出阶段提供低电平信号。

对于第一隔离和偏移消除的集成模块，包括第一偏移消除管<N1401>和第一隔离管 <N1402>，第一偏移消除管<N1401>和第一隔离管<N1402>共用源极，源极通过接触区120连接至第一互连层，在第一互连层连接第一位线BL1，第一偏移消除管<N1401>漏极通过接触区118连接至第一互连层，在第一互连层连接第一互补读出位线SABLB1，第一隔离管 <N1402>漏极通过接触区122连接至第一互连层，在第一互连层连接第一读出位线SABL1。

对于第二感测放大P管<P1400>，栅极通过接触区124和129连接至第一互连层，在第一互连层连接第一互补读出位线SABLB1，源极通过接触区126连接至第一互连层，在第一互连层连接第一读出位线SABL1，漏极通过接触区127连接至第一互连层，在第一互连层通过接触区206连接至第二互连层，在第二互连层接收第一控制信号PCS，第一控制信号PCS 用于在读出阶段提供高电平信号。

对于第一感测放大P管<P1401>，栅极通过接触区130和135连接至第一互连层，在第一互连层连接第一读出位线SABL1，源极通过接触区132连接至第一互连层，在第一互连层连接第一互补读出位线SABLB1，漏极通过接触区131连接至第一互连层，在第一互连层通过接触区207连接至第二互连层，在第二互连层接收第一控制信号PCS。

对于第二隔离和偏移消除的集成模块，包括第二隔离管<N1403>和第二偏移消除管 <N1404>，第二隔离管<N1403>和第二偏移消除管<N1404>共用源极，源极通过接触区139连接至第一互连层，在第一互连层连接第一互补位线BLB1，第二隔离管<N1403>漏极通过接触区137连接至第一互连层，在第一互连层连接第一互补读出位线SABLB1，第二偏移消除管<N1404>漏极通过接触区141连接至第一互连层，在第一互连层连接第一读出位线SABL1。

对于第二感测放大N管<N1405>，栅极通过接触区143和148连接至第一互连层，在第一互连层连接第一互补位线BLB1，源极通过接触区145连接至第一互连层，在第一互连层连接第一读出位线SABL1，漏极通过接触区146连接至第一互连层，在第一互连层通过接触区209连接至第二互连层，在第二互连层用于接触第二控制信号NCS，第二控制信号NCS用于在读出阶段提供低电平信号。

参考图4，左侧为第二互连层的版图布局，中间为第一互连层的版图布局，右侧为结构层的版图布局，相同编号的区域表征不同层版图布局中需要电连接，其中，斜框区域为有源层的版图布局，白框区域为栅极层的版图布局，阴影区域为接触层的版图布局。

后续以第二感测放大结构为例进行说明，对于第四感测放大结构，可以根据附图进行类比，本实施例不再赘述。对于结构层版图，从上到下依次为：部分均衡结构、第四感测放大 N管<N1425>、第四隔离和偏移消除的集成模块、第三感测放大P管<P1421>、第四感测放大 P管<P1420>、第三隔离和偏移消除的集成模块、第三感测放大N管<N1420>第二数据读出模块。

对于第四感测放大N管<N1425>，对于第四感测放大N管<N1425>，栅极通过接触区342 和347连接至第一互连层，在第一互连层连接第二位线BL2，源极通过接触区345连接至第一互连层，在第一互连层连接第二互补读出位线SABLB2，漏极通过接触区344连接至第一互连层，在第一互连层通过接触区408连接至第二互连层，在第二互连层用于接触第二控制信号NCS，第二控制信号NCS用于在读出阶段提供低电平信号。

对于第四隔离和偏移消除的集成模块，对于第二隔离和偏移消除的集成模块，包括第四隔离管<N1423>和第四偏移消除管<N1424>，第四隔离管<N1423>和第四偏移消除管<N1424> 共用源极，源极通过接触区338连接至第一互连层，在第一互连层连接第二位线BL2，第四隔离管<N1423>漏极通过接触区336连接至第一互连层，在第一互连层连接第二读出位线 SABL2，第四偏移消除管<N1424>漏极通过接触区340连接至第一互连层，在第一互连层连接第二互补读出位线SABLB2。

对于第三感测放大P管<P1421>，对于第三感测放大P管<P1421>，栅极通过接触区334 连接至第一互连层，在第一互连层连接第二互补读出位线SABLB2，源极通过接触区331连接至第一互连层，在第一互连层连接第二读出位线SABL2，漏极通过接触区332连接至第一互连层，在第一互连层通过接触区407连接至第二互连层，在第二互连层接收第一控制信号 PCS。

对于第四感测放大P管<P1420>，对于第四感测放大P管<P1420>，栅极通过接触区323 连接至第一互连层，在第一互连层连接第二读出位线SABL2，源极通过接触区326连接至第一互连层，在第一互连层连接第二互补读出位线SABLB2，漏极通过接触区325连接至第一互连层，在第一互连层通过接触区405连接至第二互连层，在第二互连层接收第一控制信号 PCS，第一控制信号PCS用于在读出阶段提供高电平信号。

对于第三隔离和偏移消除的集成模块，包括第三偏移消除管<N1421>和第三隔离管 <N1422>，第三偏移消除管<N1421>和第三隔离管<N1422>共用源极，源极通过接触区319连接至第一互连层，在第一互连层连接第二互补位线BLB2，第三偏移消除管<N1421>漏极通过接触区317连接至第一互连层，在第一互连层连接第二读出位线SABL2，第三隔离管 <N1422>漏极通过接触区321连接至第一互连层，在第一互连层连接第二互补读出位线SABLB2。

对于第三感测放大N管<N1420>，栅极通过接触区310和315连接至第一互连层，在第一互连层连接第二互补位线BLB2，源极通过接触区312连接至第一互连层，在第一互连层连接第二读出位线SABL2，漏极通过接触区313连接至第一互连层，在第一互连层通过接触区404连接至第二互连层，在第二互连层用于接触第二控制信号NCS，第二控制信号NCS用于在读出阶段提供低电平信号。

对于第二数据读出模块，第二输入/输出管<N1002>的栅极、第四输入/输出管<N1004>的栅极、第六输入/输出管<N1006>的栅极和第八输入/输出管<N1008>的栅极连接在一起，用于接收同一列选择信号CY，具体通过接触区309连接至第一互连层，在第一互连层中通过接触201连接至第二互连层以接收列选择信号CY。即本实施例的读出电路结构可根据同一列选择信号，通过并列排布的连续4根互补位线，读出连续4个存储单元所存储的数据；需要说明的是，在具体的应用中，同样可以根据实际的需求，即通过同一列选择信号所需读出的数据数量，来设置通过同一列选择信号控制的输入/输出管的数量。

另外，由图可知，第二输入/输出管<N1002>、第四输入/输出管<N1004>、第六输入/输出管<N1006>和第八输入/输出管<N1008>错位设置，其中“H”型栅极之间的接触区分别用于连接第一互补位线BLB1、第二互补位线BLB2、第三互补位线BLB3和第四互补位线BLB4。 “H”型栅极之外的接触区301、302、303和304分别用于在第一互连层连接至I/O2、I/O4、 I/O6和I/O8。

进一步地，在字线延伸的方向上，第二数据读出模块124所连接的第一互补位线BLB1、第二互补位线BLB2、第三互补位线BLB3和第四互补位线BLB4之间的间距相等。

对于图3和图4中的部分均衡结构，合并后的结构参考图5，具体如下：

第一均衡管<N1>源极通过接触区152连接至第一互连层，在第一互连层中通过接触区 212连接至第二互连层，在第二互连层接收预充电电压V_BLP；漏极通过接触区150连接至第一互连层，在第一互连层中连接至第一互补位线BLB1，即第一均衡结构<N1>用于为第一互补位线BLB1预充电。对于第一互补位线BLB1，参考图4，位于第一互连层中的第一互补位线BLB1通过接触区404和412连接至第二互连层，在第二互连层中布线，从而减小了读出电路结构的版图面积。

第二均衡管<N2>源极通过接触区352连接至第一互连层，在第一互连层中通过接触区 412连接至第二互连层，在第二互连层接收预充电电压V_BLP；漏极通过接触区350连接至第一互连层，在第一互连层中连接至第二位线BL2，即第二均衡结构<N2>用于为第二位线BL2 预充电。对于第二位线BL2，参考图3，位于第一互连层中的第二位线BL2通过接触区204 和212连接至第二互连层，在第二互连层中布线，从而减小了读出电路结构的版图面积。

其中，第一均衡管<N1>和第二均衡管<N2>共用同一源极，即接触区152和接触区352 为同一接触区，位于第一互连层的接触区212和接触区412为同一接触区。通过第一均衡管 <N1>和第二均衡管<N2>共用源极，即第一均衡管<N1>和第二均衡管<N2>共用有源区，从而减小第一均衡管<N1>和第二均衡管<N2>的间距，进而减小了读出电路结构的版图面积。

更进一步地，参考图6，第一均衡管<N1>栅极和第二均衡管<N2>栅极连接，用于接收同一均衡信号实现对第一感测放大结构和第二感测放大结构的预充电。

与相关技术相比，均衡结构直接连接第一位线或第一互补位线，用于为第一位线和第一互补位线预充电，均衡结构直接连接第二位线或第二互补位线，用于为第二位线和第二互补位线预充电，均衡结构直接连接第三位线或第三互补位线，用于为第三位线和第三互补位线预充电，均衡结构直接连接第四位线或第四互补位线，用于为第四位线和第四互补位线预充电，通过均衡结构直接连接位线，直接为位线预充电，避免了预充电过程需要开关晶体管的导通才能为位线预充电，从而加快了对位线的充电速度；进一步地，第一位线或第一互补位线的其中一者的至少部分设置在第二互连层中，另一者设置在第一互连层中，第二位线或第二互补位线的其中一者的至少部分设置在第二互连层中，另一者设置在第一互连层中，第三位线或第三互补位线的其中一者的至少部分设置在第二互连层中，另一者设置在第一互连层中，第四位线或第四互补位线的其中一者的至少部分设置在第二互连层中，另一者设置在第一互连层中，通过第一互连层和第二互连层的叠层设置，减小了每一层版图中所需布局的结构，从而减小了读出电路结构的版图面积。

本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims

1.一种读出电路结构，设置在相邻存储阵列的间隙中，其特征在于，包括：

结构层、在所述结构层顶部堆叠设置的第一互连层和第二互连层；

所述结构层中设置有第一感测放大结构、第二感测放大结构和均衡结构；

所述第一感测放大结构通过第一位线连接相邻存储阵列中的一存储阵列，所述第一感测放大结构通过第一互补位线连接相邻存储阵列中的另一存储阵列，所述第二感测放大结构通过第二位线连接相邻存储阵列中的一存储阵列，所述第二感测放大结构通过第二互补位线连接相邻存储阵列中的另一存储阵列；

其中，所述第一位线或所述第一互补位线的其中一者设置在所述第一互连层中，另一者的至少部分设置在所述第二互连层中；所述第二位线或所述第二互补位线的其中一者设置在所述第一互连层中，另一者的至少部分设置在所述第二互连层中；

所述均衡结构直接连接所述第一互补位线和所述第二位线，用于为所述第一位线、所述第一互补位线、所述第一感测放大结构、所述第二位线、所述第二互补位线和所述第二感测放大结构预充电；

其中，所述均衡结构设置在所述第一感测放大器结构和所述第二感测放大器结构之间，且与所述第一互补位线和所述第二位线在所述第一互连层中直接连接。

2.根据权利要求1所述的读出电路结构，其特征在于，所述第一位线设置在所述第一互连层中，所述第一互补位线的至少部分设置在所述第二互连层中，所述第一互补位线在所述第二互连层中穿过所述第二感测放大结构所在区域后与所述第一感测放大结构耦合，所述第二位线的至少部分设置在所述第二互连层中，所述第二位线在所述第一互连层中穿过所述第一感测放大结构所在区域后与所述第二感测放大结构耦合，所述第二互补位线设置在所述第一互连层中。

3.根据权利要求2所述的读出电路结构，其特征在于，所述均衡结构包括：

第一均衡管，栅极用于接收第一均衡信号，源极或漏极的一者连接所述第一互补位线，另一者用于接收第一预充电电压，用于基于所述第一均衡信号，预充电所述第一位线、所述第一互补位线和所述第一感测放大结构至所述第一预充电电压；

第二均衡管，栅极用于接收第二均衡信号，源极或漏极的一者连接所述第二位线，另一者用于接收第二预充电电压，用于基于所述第二均衡信号，预充电所述第二位线、所述第二互补位线和所述第二感测放大结构至所述第二预充电电压。

4.根据权利要求3所述的读出电路结构，其特征在于，所述第一均衡信号和所述第二均衡信号为同一均衡信号，所述第一预充电电压和所述第二预充电电压同一预充电电压。

5.根据权利要求4所述的读出电路结构，其特征在于，所述第一均衡管的漏极和所述第二均衡管的漏极相连，用于接收同一所述预充电电压。

6.根据权利要求3所述的读出电路结构，其特征在于，包括：

所述结构层中还设置有第三感测放大结构、第四感测放大结构；

所述第三感测放大结构通过第三位线连接相邻存储阵列中的一存储阵列，所述第三感测放大结构通过第三互补位线连接相邻存储阵列中的另一存储阵列，所述第四感测放大结构通过第四位线连接相邻存储阵列中的一存储阵列，所述第四感测放大结构通过第四互补位线连接相邻存储阵列中的另一存储阵列；

其中，所述第三位线或所述第三互补位线的其中一者设置在所述第一互连层中，另一者至少部分设置在所述第二互连层中；所述第四位线或所述第四互补位线的其中一者设置在所述第一互连层中，另一者的至少部分设置在所述第二互连层中；

所述均衡结构直接连接所述第三互补位线和所述第四位线，用于为所述第三位线、所述第三互补位线、所述第三感测放大结构、所述第四位线、所述第四互补位线和所述第四感测放大结构预充电；

其中，所述均衡结构与所述第三互补位线和所述第四位线在所述第一互连层中直接连接。

7.根据权利要求6所述的读出电路结构，其特征在于，所述均衡结构还包括：

第三均衡管，在字线延伸方向上，设置在所述第一均衡管的一侧，与所述第一均衡管共用同一栅极，源极或漏极的一者连接所述第三互补位线，另一者用于接收所述第一预充电电压，用于基于所述第一均衡信号，预充电所述第三位线、所述第三互补位线和所述第三感测放大结构至所述第一预充电电压；

第四均衡管，在字线延伸方向上，设置在所述第二均衡管的一侧，与所述第二均衡管共用同一栅极，源极或漏极的一者连接所述第四位线，另一者用于接收所述第二预充电电压，用于基于所述第二均衡信号，预充电所述第四位线、所述第四互补位线和所述第四感测放大结构至所述第二预充电电压。

8.根据权利要求6所述的读出电路结构，其特征在于，所述结构层中还设置有第一数据读出模块和第二数据读出模块；

第一数据读出模块，包括：第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管；

所述第一输入/输出管的源极连接第一输入/输出线，漏极连接第一位线，所述第三输入/输出管的源极连接第三输入/输出线，漏极连接第二位线，所述第五输入/输出管的源极连接第五输入/输出线，漏极连接第三位线，所述第七输入/输出管的源极连接第七输入/输出线，漏极连接第四位线；

所述第一位线、所述第二位线、所述第三位线和所述第四位线为同一所述存储阵列中相邻的四条位线；

所述第一输入/输出管的栅极、所述第三输入/输出管的栅极、所述第五输入/输出管的栅极和所述第七输入/输出管的栅极连接在一起，用于接收列选择信号，并基于所述列选择信号导通所述第一输入/输出管、所述第三输入/输出管、所述第五输入/输出管和所述第七输入/输出管；

所述第二数据读出模块包括第二输入/输出管、第四输入/输出管、第六输入/输出管和第八输入/输出管；

所述第二输入/输出管的源极连接第二输入/输出线，漏极连接第一互补位线，所述第四输入/输出管的源极连接第四输入/输出线，漏极连接第二互补位线，所述第六输入/输出管的源极连接第六输入/输出线，漏极连接第三互补位线，所述第八输入/输出管的源极连接第八输入/输出线，漏极连接第四互补位线；

所述第一互补位线、所述第二互补位线、所述第三互补位线和所述第四互补位线为同一所述存储阵列中相邻的四条位线；

所述第二输入/输出管的栅极、所述第四输入/输出管的栅极、所述第六输入/输出管的栅极和所述第八输入/输出管的栅极连接在一起，用于接收所述列选择信号，并基于所述列选择信号导通所述第二输入/输出管、所述第四输入/输出管、所述第六输入/输出管和所述第八输入/输出管。

9.根据权利要求1所述的读出电路结构，其特征在于，所述第一感测放大结构包括：

感测放大模块，通过读出位线连接所述第一位线，通过互补读出位线连接所述第一互补位线，用于感测所述存储阵列的存储单元的电压并输出对应于所述电压的逻辑1或0；

隔离模块，连接在所述互补读出位线与所述第一互补位线之间，且连接在所述读出位线与所述第一位线之间，用于根据隔离信号隔离所述第一位线、第一互补位线与所述读出位线、互补读出位线之间的信号交互；

偏移消除模块，连接在所述读出位线与所述第一互补位线之间，且连接在所述互补读出位线与所述第一位线之间，用于根据偏移消除信号调节所述感测放大模块中NMOS管之间或PMOS管之间的源漏导通差异。

10.根据权利要求9所述的读出电路结构，其特征在于，所述感测放大模块包括：

第一感测放大N管，栅极连接所述第一位线，漏极连接所述互补读出位线，源极连接第二信号端，当所述感测放大模块处于放大阶段，所述第二信号端电连接逻辑0所对应的电压；

第二感测放大N管，栅极连接所述第一互补位线，漏极连接所述读出位线，源极连接所述第二信号端；

第一感测放大P管，栅极连接所述读出位线，漏极连接所述互补读出位线，源极连接第一信号端，当所述感测放大模块处于放大阶段，所述第一信号端电连接逻辑1所对应的电压；

第二感测放大P管，栅极连接所述互补读出位线，漏极连接所述读出位线，源极连接所述第一信号端。

11.根据权利要求10所述的读出电路结构，其特征在于，所述第一感测放大N管的栅极结构、所述第二感测放大N管的栅极结构、所述第一感测放大P管的栅极结构和所述第二感测放大P管的栅极结构延伸方向相同，所述隔离模块中MOS管的栅极结构和所述偏移消除模块中MOS管的栅极结构延伸方向相同，且所述第一感测放大N管的栅极结构和所述隔离模块中MOS管的栅极结构延伸方向相互垂直。

12.根据权利要求10所述的读出电路结构，其特征在于，所述第一感测放大P管、所述第二感测放大P管、所述隔离模块和所述偏移消除模块设置在所述第一感测放大N管和所述第二感测放大N管之间。

13.根据权利要求9所述的读出电路结构，其特征在于，所述隔离模块包括：

第一隔离管，栅极用于接收所述隔离信号，源极连接所述第一位线，漏极连接所述读出位线；

第二隔离管，栅极用于接收所述隔离信号，源极连接所述第一互补位线，漏极连接所述互补读出位线。

14.根据权利要求13所述的读出电路结构，其特征在于，所述偏移消除模块包括：

第一偏移消除管，栅极用于接收所述偏移消除信号，源极连接所述第一位线，漏极连接所述互补读出位线；

第二偏移消除管，栅极用于接收所述偏移消除信号，源极连接所述第一互补位线，漏极连接所述读出位线。

15.根据权利要求14所述的读出电路结构，其特征在于，所述第一隔离管的源极和所述第一偏移消除管的源极连通，并连接所述第一位线；所述第二隔离管的源极和所述第二偏移消除管的源极连接，并连接所述第一互补位线。