CN115552607A - 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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Abstract

一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。横向间隔开的存储器块区形成，且个别地包括在所述导体层正上方包括交替的第一层和第二层的竖直堆叠。存储器单元的沟道材料串延伸穿过所述第一层和所述第二层。水平伸长线形成于所述横向间隔开的存储器块区之间的所述导体材料中。所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料的上部部分不同的组成。在所述水平伸长线形成之后，所述第一层中的最下部者的导电材料形成，所述导电材料将所述沟道材料串中的个别者的沟道材料和所述导体层的所述导体材料直接电耦合在一起。本文公开了其它实施例，包含独立于方法的结构。

Description

包括存储器单元串的存储器阵列和用于形成包括存储器单元 串的存储器阵列的方法
技术领域
本文中公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。
背景技术
存储器是一种类型的集成电路***且在计算机***中用于存储数据。可在个别存储器单元的一或多个阵列中制造存储器。可使用数字线(也可被称作位线、数据线或感测线)和存取线(也可被称作字线)对存储器单元进行写入或读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。可通过感测线和存取线的组合对每一存储器单元进行唯一地寻址。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会耗散，且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元被配置成在至少两个不同的可选择状态下保持或存储存储器。在二进制***中，所述状态被视作“0”或“1”。在其它***中，至少一些个别存储器单元可被配置成存储多于两个位或状态的信息。
场效应晶体管是一种类型的可用于存储器单元中的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄栅极绝缘体与所述沟道区分开。向栅极施加合适的电压允许电流穿过沟道区从源极/漏极区中的一个区流动到另一个区。当从栅极去除电压时，很大程度上防止电流流动穿过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可以可逆方式编程的电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中风行，因为其使得制造商能够在新通信协议变得标准化时支持所述新通信协议，且提供远端地升级装置以用于增强特征的能力。
NAND可为集成式快闪存储器的基本架构。NAND单元部件包括串联耦合到存储器单元的串联组合的至少一个选择装置(其中所述串联组合通常被称作NAND串)。NAND架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可以可逆方式编程的竖直晶体管。控制电路***或其它电路***可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的端部或边缘处所谓的“阶梯结构”中出现。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
附图说明
图1是根据本发明的实施例的处理中衬底的一部分的图解横截面视图且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3至25是根据本发明的一些实施例的在处理中的图1和2的构造或其部分的图解依序横截面、展开、放大和/或局部视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如为NAND或其它存储器单元的阵列，其可具有至少一些***阵列下控制电路***(例如，阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考图1至25描述第一实例方法实施例，其可被视为“后栅”或“替换栅”过程，并且从图1和2开始。
图1和2展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括基底衬底11，所述基底衬底具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘性(即，本文中是电气上)材料中的任何一或多种。各种材料已竖向地形成于基底衬底11上方。材料可在图1至5描绘的材料的旁边、竖向朝内或竖向朝外。举例来说，集成电路***的其它部分地或完全制造的组件可设置于基底衬底11的上方、周围或之内的某处。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制电路***和/或其它***电路***，且所述电路***可以或可以不完全或部分地在阵列或子阵列内。此外，也可独立地、先后地或以其它方式相对于彼此而制造且操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
包括导体材料17的导体层16已形成于衬底11上方。在一个实施例中，导体材料17包括在金属材料15(例如，WSix)顶上(正上方，以及例如直接抵靠)的导电掺杂半导电材料13(例如，n型导电掺杂多晶硅)。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路***(例如，***阵列下电路***和/或公共源极线或板)的部分。
参考图3和4，且在一个实施例中，具有掩模开口67的图案化掩蔽材料66已形成于导体层16的顶部。
参考图5至7，构造10随后已经过离子注入(由图2中的朝下导向箭头68所指示)以在将在其上方包括横向间隔开的存储器块区的物件(尚未展示)之间的导体材料17中形成水平伸长线72。水平伸长线72具有与横向位于水平伸长线72之间的导体材料17的上部部分(至少上部部分)不同的组成。在一个实施例中且如所展示，水平伸长线72在竖直方向上不与导体层16一样厚。在一个实施例中，水平伸长线72具有比存在于(如果存在)横向位于水平伸长线72之间的导体材料17中更大含量的C、N、B、As、Sb、Bi、Li、Al、In或金属材料中的一或多者。在一个实施例中，水平伸长线72是不导电的(即，其为绝缘的或半导电的)，并且在另一实施例中是导电的。
在一个实施例中，水平伸长线72的最上部部分77(至少最上部部分)包括其中具有主要n型或p型导电性产生掺杂剂中的一者(例如，31)的导电掺杂的半导电材料(例如，导电掺杂多晶硅)。在此上下文中主要n型掺杂剂或主要p型掺杂剂使得原本半导电材料由于此类主要掺杂剂类型的浓度而变为导电的。水平伸长线72的至少最上部部分包括具有与主要掺杂剂不同的组成的次要掺杂剂(例如，33)。在一个实施例中，一者是主要n型导电性产生掺杂剂，并且在一个实施例中，一者是主要p型导电性产生掺杂剂。在一个实施例中，不同的主要和次要掺杂剂是相同的n型或p型，且在另一实施例中是不同的n型或p型。在一个实施例中，次要掺杂剂是C、N、B、As或金属材料中的一或多者。在一个实施例中，次要掺杂剂是Sb、Bi、Li、Al或In中的一或多者。在一个实施例中，水平伸长线的最上部部分中的次要掺杂剂在所述最上部部分中的浓度为至少1×1014个原子/cm3。在一个实施例中，这包括多个不同组成的次要掺杂剂。
以上处理只是形成水平伸长线72且具有以上实例属性中的一或多者的一个实例。可使用或产生任何替代性现有或未来开发的方式和属性。举例来说，且仅作为举例，其中具有开口67的掩蔽材料66可用作蚀刻掩模，同时将定时蚀刻进行到导体材料17中以在其中形成沟槽(未展示)。此类沟槽可填充有具有与材料13不同的组成的材料，且接着此类材料经过平面化以至少回到材料13的顶部表面以形成线72。
参考图8至11，包括竖直交替的绝缘层20*和导电层22*的堆叠18已在导体层16上方形成(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。层20*和22*中的每一者的实例厚度为22纳米到60纳米。仅展示少量层20*和22*，但堆叠18更有可能包括几十个、一百个或更多个层20*和22*。可为或可不为***和/或控制电路***的部分的其它电路***可位于导体层16与堆叠18之间。举例来说，此类电路***的导电材料和绝缘材料的多个竖直交替层可在导电层22*的最下部者下方和/或在导电层22*的最上部者上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下部导电层22*之间，且一或多个选择栅极层可以在导电层22*的最上部者上方。替代地或另外，所描绘的最上部和最下部导电层22*中的至少一者可为选择栅极层。无论如何，导电层22*(替代地被称作第一层)可不包括传导材料，且绝缘层20*(替代地被称作第二层)可不包括绝缘材料或在结合在此最初描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例导电层22*包括可为完全或部分牺牲性的第一材料26(例如，氮化硅)。实例绝缘层20*包括第二材料24(例如，二氧化硅)，所述第二材料具有与第一材料26不同的组成且可为完全或部分牺牲性的。在实施例中，最下部第一层22z包括具有与导体材料17中的水平伸长线72的最上部部分不同的组成的牺牲材料。
在一些实施例中，最下部第一层22z比其上方的第一层22*更厚，且在一个此类实施例中是其上方的第一层22*的至少1.5倍厚。在一个实施例中且如所展示，最下部第一层22z不直接抵靠导体层16的导体材料17，例如其中最下部第二层20z竖直位于导体层16的导体材料17与最下部第一层22z之间。替代地，最下部第一层可直接抵靠导体层(未展示)的导体材料。在一个实施例中，最下部第二层20z直接抵靠导体层16的导体材料17的顶部19。在一个实施例中，最下部第二层20z比其上方的第二层20*薄。在一个实施例中，紧接在最下部第一层22z上方的第二层20x(例如，次高的第二层20x)比其上方的第二层20*厚。
紧接在最下部第一层22z上方的第二层20x(即，不存在竖直位于最下部第一层22z与紧接在其上方的所述第二层20x之间的其它第二层)的第二层材料包括上部第一绝缘材料21和在上部第一绝缘材料21下面的下部第二材料23，其中下部第二材料23具有与上部第一绝缘材料21不同的组成。上部绝缘材料21可具有与材料24相同的组成。在一些实施例中，紧接在最下部第一层22z上方的第二层20x的第二层材料可被视为包括上部绝缘材料21、下部材料27以及竖直位于上部绝缘材料21与下部材料27之间的中间材料23，其中中间材料23具有与下部材料27不同且与上部绝缘材料21不同的组成(在一些实施例中，下部材料27是任选的)。上部绝缘材料21和下部材料27可具有彼此相同的厚度或具有不同厚度。下部第二材料23可比上部第一绝缘材料21和下部材料27中的每一者薄(如所展示)，或可比上部第一绝缘材料21和下部材料27(未展示)中的每一者厚。无论如何，在一些实施例中，上部绝缘材料21和下部材料27相对于彼此具有相同组成(例如，且具有与材料24相同的组成)，并且在其它实施例中相对于彼此具有不同组成。在一些实施例中，下部第二材料23/中间材料23包括以下中的至少一者：导电掺杂多晶硅、未经导电掺杂的多晶硅、碳掺杂的多晶硅、氮化硅、未掺杂的氮化硅、碳掺杂的氮化硅以及金属材料。
已(例如，通过蚀刻)穿过绝缘层20*和导电层22*到导体层16而形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向朝内逐渐变窄(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17中，或可止于其顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部绝缘层20顶上或内部。将沟道开口25至少延伸到导体层16的导体材料17中的原因是为了向沟道开口25内的材料提供且锚定效应。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在需要时促进相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可为牺牲性的或非牺牲性的。
水平伸长的沟槽40已形成(例如，通过各向异性蚀刻)至堆叠18中，以形成横向间隔开的存储器块区58。水平伸长的沟槽40个别地位于个别水平伸长线72正上方。在一个实施例中且如所展示，水平伸长线72横向延伸到其上方的存储器块58的区域中。水平伸长线72可在形成竖直堆叠18之前或之后形成，借助于实例且仅为简洁起见，沟道开口25被展示为布置成每行四个和五个沟道开口25的交错行的群组或列，且排列在横向间隔开的存储器块区58中，所述存储器块区在成品电路***构造中将包括横向间隔开的存储器块58。在此文件中，“块”一般包含“子块”。沟槽40将通常比沟道开口25宽(例如，10至20倍宽，但是为简洁起见未展示此类较宽程度)。存储器块区58和所得存储器块58(尚未展示)可被视为纵向伸长的且例如沿着方向55定向。可使用任何替代性现有或未来开发的布置和构造。沟槽40可具有直接抵靠着最下部第一层22z(在顶上或内部)的第一材料26的相应底部。
沟槽40已加衬有薄内衬材料35(例如，掺杂或未掺杂的多晶硅或金属材料)，所述内衬材料可部分或完全为牺牲性的且理想地具有除材料24和26的组成以外的组成。这可保形地沉积，并且其后大体上从水平表面上方去除，例如通过其无掩模的各向异性间隔类蚀刻或通过短湿式蚀刻去除。在克服与从沟槽40的底部去除内衬材料35相关联的问题时至少部分地推动本发明的一些方面。具体地说，内衬材料35的此去除可使用蚀刻化学物质进行，所述蚀刻化学物质可能分别不当地蚀刻穿过层22z和20z的材料26和24，从而暴露其下方的导体材料17。此类蚀刻化学物质接着还可能不当地蚀刻导体材料17，此可最终导致正制造的电路***的损坏。将水平伸长线72设置成与横向邻近其的材料13相比而具有不同的且耐蚀刻的组成可在蚀刻材料35时所述材料暴露的情况下减少或消除此类材料13的此类不当蚀刻。
晶体管沟道材料可竖向地沿着绝缘层和导电层而形成在个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。正形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)以及横向位于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，诸如掺杂或未掺杂的硅，或电荷捕获材料，诸如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向位于沟道材料与存储材料之间。
图8至11展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20*和导电层22*而形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别开口25内沉积其相应薄层且随后将此类晶体管材料平面化以至少回到堆叠18的顶部表面来形成。
沟道材料36还已竖向地沿着绝缘层20*和导电层22*而形成于沟道开口25中，因此包括沟道开口25中的个别操作性沟道材料串53。沟道材料36可被视为具有其最下部表面71。在一个实施例中，沟道材料串53沿着其具有存储器单元材料(例如，30、32和34)，并且其中第二层材料(例如，24)水平地位于紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的III/V半导体材料(例如，GaAs、InP、GaP以及GaN)。材料30、32、34和36中的每一者的实例厚度为25埃至100埃。可进行冲压蚀刻以从沟道开口25(未展示)的基底去除材料30、32和34以暴露导体层16，以使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32及34(如所展示)中的每一者单独地发生，或可仅相对于一些(未展示)发生。替代地且仅作为举例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件(尚未展示)直接电耦合到导体层16的导体材料17。沟道开口25被展示为包括径向中心固体介电材料38(例如，旋涂介电质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含固体材料(未展示)。
参考图12和13，已相对于第二层材料24、内衬材料35和下部材料27选择性地各向同性地蚀刻最下部第一层22z(未展示)中的第一层材料26(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料26为氮化硅且暴露的其它材料包括一或多个氧化物或多晶硅)。如果如上文所陈述的问题中所识别，最下部第二层20z的材料24先前被蚀刻穿过至导体层16(未展示)，那么水平伸长线72可消除或至少减少导体层16的材料的蚀刻。
图14和15展示实例后续处理，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅与氮化硅的组合)已被蚀刻以暴露沟道材料串53的沟道材料36的侧壁41。无论如何，并且在一个实施例中，下部材料27如图12和13中所展示存在，紧接在最下部第一层22z上方的第二层20x中的下部材料27(未在图14和15中展示)已相对于中间材料23的下部表面31而被选择性地蚀刻或暴露所述下部表面。作为实例，考虑一实施例，其中材料23是多晶硅，材料21、24和27是二氧化硅，且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多者。在此类实例中，所描绘的构造可通过使用经改性或不同化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，并且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中需要达成由图14和15所展示的实例构造。所属领域的技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图14和15中所展示的构造。下部材料27(未展示)被展示为已在图14和15的处理中去除，但这在一些实施例中可能直到稍后才被去除。如图12和13中所展示的最下部第二层20z的材料24也已在图14和15中去除(未展示)。
参考图16和17，导电材料42已形成于最下部第一层22z中以将沟道材料串53中的个别者的沟道材料36与导体层16的导体材料17直接电耦合在一起。实例导电材料包含导电掺杂的半导体材料(例如，导电掺杂多晶硅，例如以足够量/浓度包括掺杂剂31以使多晶硅导电)和金属材料。在一个实施例中，最下部第一层22z中的导电材料42直接抵靠沟道材料串53的沟道材料36的侧壁41，并且在一个实施例中，最下部第一层22z中的导电材料42直接抵靠导体层16的导体材料17的最上部部分的最上部表面(例如，19)。
参考图18和19，导电材料42已例如通过各向异性蚀刻或通过可相对于材料35和13以及水平伸长线72选择性地进行的定时各向同性蚀刻而从沟槽40去除。所属领域的技术人员能够选择任何合适的蚀刻化学物质。
参考图20至25，已去除内衬材料35(未展示)。此后，导电层22的材料26(未展示)已被去除，例如通过选择性地相对于其它暴露材料(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料26为氮化硅且其它材料包括一或多个氧化物或多晶硅)而理想地穿过沟槽40而被各向同性地蚀刻掉。在实例实施例中，导电层22中的材料26(未展示)是牺牲性的且已被传导材料48替换，且此后已从沟槽40中去除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成传导材料48之前形成薄绝缘衬里(例如，Al2O3且未展示)。晶体管和/或存储器单元56的大致位置是在图25中用括号指示，而一些在图20、21、23和24中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，以使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能为每沟道开口有多个字线，且未展示)。传导材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图25)。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为横向位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22的传导材料48在形成沟道开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电层的传导材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可阻止电荷载子流出存储材料(例如，浮动栅极材料、电荷捕获材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可阻止电荷载子从控制栅极流入存储材料中。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。作为另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接可足以在不存在任何单独组成绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(如果存在)的交接结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多者。
在一个实施例中且如所展示，沟道材料串53的沟道材料36的最下部表面71从不直接抵靠导体层16的导体材料17中的任一者。
介入材料57已形成于沟槽40中，并且由此横向位于横向紧邻的存储器块58之间且纵向地沿着所述存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此可包含绝缘、半导电和传导材料中的一或多者，并且无论如何，可促进导电层22*避免在成品电路***构造中相对彼此短路。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂的多晶硅中的一或多者。介入材料57可包含穿阵列通孔(未展示)。在形成指定为介入材料57的材料之前形成的沟槽40中的一些材料可得以保留，并且由此包括介入材料57的部分。
如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面可用于参考以上实施例而展示和描述的实施例中。
在一个实施例中，一种用于形成包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的方法包括在衬底(例如，11)上形成包括导体材料(例如，17)的导体层(例如，16)。横向间隔开的存储器块区(例如，58)形成，其个别地包括在导体层正上方包括交替的第一层(例如，22)和第二层(例如，20)的竖直堆叠(例如，18)。存储器单元的沟道材料串(例如，53)延伸穿过第一层和第二层。水平伸长线(例如，72)形成于横向间隔开的存储器块区之间的导体材料中。水平伸长线具有与横向位于所述水平伸长线之间的导体材料的上部部分(至少上部部分；例如，77)不同的组成。在形成水平伸长线之后，第一层(例如，22z)中的最下部者的导电材料(例如，42)形成，所述导电材料将沟道材料串中的个别者的沟道材料与导体层的导体材料直接电耦合在一起。可使用如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。然而，此类存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一者。同样，上文所描述的方法实施例可并入有、形成和/或具有关于装置实施例所描述的属性中的任一者。
在一个实施例中，一种包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，所述导体层包括导体材料(例如，17)。存储器阵列包括横向间隔开的存储器块(例如，58)，所述存储器块个别地包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。导电层(例如，22z)中的最下部者的传导材料(例如，42)将沟道材料串中的个别者的沟道材料(例如，36)与导体层中的导体材料直接电耦合在一起。介入材料(例如，57)横向位于横向紧邻的存储器块之间且纵向地沿着所述存储器块。所述介入材料包括绝缘材料。水平伸长线(例如，72)位于横向间隔开的存储器块之间的导体材料中。所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料不同的组成。可使用如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面。
在一个实施例中，一种包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，所述导体层包括其中具有主要n型导电性产生掺杂剂(例如，31)的n型导电掺杂多晶硅(例如，13)。存储器阵列包括横向间隔开的存储器块(例如，58)，所述存储器块个别地包括在导体层正上方包括交替的绝缘层(例如，20)和导电层(例如，22)的竖直堆叠(例如，18)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。导电层(例如，22z)中的最下部者包括n型导电掺杂多晶硅，所述n型导电掺杂多晶硅直接抵靠着导体层的n型导电掺杂多晶硅且直接抵靠着最下部导电层中的沟道材料串的沟道材料(例如，36)的侧壁(例如，41)。介入材料(例如，57)横向位于横向紧邻的存储器块之间且纵向地沿着所述存储器块。所述介入材料包括绝缘材料。水平伸长线(例如，72)位于横向间隔开的存储器块之间的导体材料中。水平伸长线包括n型导电掺杂多晶硅，所述n型导电掺杂多晶硅包括具有与主要掺杂剂不同的组成的次要掺杂剂(例如，33)。可使用如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面。
以上处理或构造可视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组，或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制电路***和/或其它***电路***也可作为成品构造的部分而形成于任何位置处，并且在一些实施例中可位于阵列下面(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可设置或制造于在图中展示或上文描述的堆叠/叠组的上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路***和/或介电层)。并且，不同堆叠/叠组可相对于彼此电耦合。可单独地且依序地(例如，一个在另一个顶上)制造多个堆叠/叠组，或者可基本上同时制造两个或更多个堆叠/叠组。
上文所论述的组合件及结构可用于集成电路/电路***中且可并入到电子***中。此类电子***可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子***可为以下广泛范围的***中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制***、飞行器等。
在此文件中，除非另有指示，否则“竖向”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下面”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的一般方向(即，10度内)，且可相对于此在制造期间处理衬底，且竖直是大体上与水平正交的方向。提及“恰好水平”是指沿着主衬底表面的方向(即，与所述表面不成度数)，且可相对于此在制造期间处理衬底。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体垂直方向，且与三维空间中衬底的定向无关。另外，“竖向延伸的”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直方向的10°内延伸。
此外，“正上方”、“正下方”和“正下面”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分位于另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分位于另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一者可为均质的或非均质的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此一或多个组合物、主要由此一或多个组合物组成或由此一或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子注入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有大体上恒定的厚度或具有可变的厚度。如果具有可变的厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，例如在此类材料或区并非均质的情况下，“不同组成”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同。如果两个所陈述材料或区并未直接抵靠彼此，那么在此类材料或区并非均质的情况下，“不同组成”仅要求两个所陈述材料或区的最接近彼此的那些部分在化学上和/或在物理上不同。在此文件中，当材料、区或结构相对于彼此存在至少某一物理接触时，所陈述材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方”、“在……上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述的材料、区或结构相对于彼此不物理接触的构造。
在本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到其。相反地，当区-材料-组件被称作“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对于彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一者的组成可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两个或更多个元素金属的混合物或合金以及任何一或多个导电金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch/etching)、去除(removing/removal)、沉积(depositing)和/或形成(forming/formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一所陈述材料以按体积计至少2:1的比率进行的此类动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一所陈述的一或多个材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。横向间隔开的存储器块区形成，且个别地包括在所述导体层正上方包括交替的第一层和第二层的竖直堆叠。存储器单元的沟道材料串延伸穿过所述第一层和所述第二层。水平伸长线形成于所述横向间隔开的存储器块区之间的所述导体材料中。所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料的上部部分不同的组成。在所述水平伸长线形成之后，所述第一层中的最下部者的导电材料形成，所述导电材料将所述沟道材料串中的个别者的沟道材料与所述导体层的所述导体材料直接电耦合在一起。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。水平伸长线形成于将在其上方包括横向间隔开的存储器块区的物件之间的所述导体材料中。所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料的上部部分不同的组成。在所述水平伸长线形成之后，包括竖直交替的第一层和第二层的堆叠形成于所述导体层上方。所述第一层中的最下部者包括具有与所述导体材料中的所述水平伸长线的最上部部分不同的组成的牺牲材料。所述堆叠包括在其间具有水平伸长的沟槽的所述横向间隔开的存储器块区，所述水平伸长的沟槽个别地位于所述导体层中的所述导体材料中的所述水平伸长线中的个别者的正上方。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的材料不同的组成。从所述最下部第一层各向同性地蚀刻所述牺牲材料。在所述各向同性地蚀刻之后，在所述最下部第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别者的沟道材料与所述导体层的所述导体材料直接电耦合在一起。
在一些实施例中，一种包括存储器单元串的存储器阵列包括带有导体材料的导体层。横向间隔开的存储器块个别地包括在所述导体层正上方包括交替的绝缘层和导电层的竖直堆叠。存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层。所述导电层中的最下部者的传导材料将所述沟道材料串中的个别者的沟道材料与所述导体层的所述导体材料直接电耦合在一起。介入材料横向位于横向紧邻的所述存储器块之间且纵向地沿着所述存储器块。所述介入材料包括绝缘材料。所述导体材料中的水平伸长线位于所述横向间隔开的存储器块之间。所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料不同的组成。
在一些实施例中，一种包括存储器单元串的存储器阵列包括导体层，所述导体层包括其中具有主要n型导电性产生掺杂剂的n型导电掺杂多晶硅。横向间隔开的存储器块个别地包括在所述导体层正上方包括交替的绝缘层和导电层的竖直堆叠。存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层。所述导电层中的最下部者包括n型导电掺杂多晶硅，所述n型导电掺杂多晶硅直接抵靠着所述导体层的所述n型导电掺杂多晶硅且直接抵靠着所述最下部导电层中的所述沟道材料串的沟道材料的侧壁。介入材料横向位于横向紧邻的所述存储器块之间且纵向地沿着所述存储器块。所述介入材料包括绝缘材料。所述导体材料中的水平伸长线位于所述横向间隔开的存储器块之间。所述水平伸长线包括n型导电掺杂多晶硅，所述n型导电掺杂多晶硅包括具有与主要掺杂剂不同的组成的次要掺杂剂。

Claims (29)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
形成横向间隔开的存储器块区，其个别地包括在所述导体层正上方包括交替的第一层和第二层的竖直堆叠，存储器单元的沟道材料串延伸穿过所述第一层和所述第二层；
在所述横向间隔开的存储器块区之间的所述导体材料中形成水平伸长线，所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料的上部部分不同的组成；以及
在形成所述水平伸长线之后，形成所述第一层中的最下部者的导电材料，所述导电材料将所述沟道材料串中的个别者的沟道材料和所述导体层的所述导体材料直接电耦合在一起。
2.根据权利要求1所述的方法，其包括在形成所述竖直堆叠之前形成所述水平伸长线。
3.根据权利要求1所述的方法，其包括在形成所述竖直堆叠之后形成所述水平伸长线。
4.根据权利要求1所述的方法，其中所述水平伸长线横向地延伸到在其上方的所述存储器块区的区域中。
5.根据权利要求1所述的方法，其中所述水平伸长线在竖直方向上不与所述导体层一样厚。
6.根据权利要求1所述的方法，其中所述水平伸长线具有比存在于横向位于所述水平伸长线之间的所述导体材料中更大含量的C、N、B、As、Sb、Bi、Li、Al、In或金属材料中的一或多者。
7.根据权利要求1所述的方法，其中所述水平伸长线是不导电的。
8.根据权利要求1所述的方法，其中所述水平伸长线是导电的。
9.根据权利要求1所述的方法，其中通过经由掩蔽材料中的掩模开口而离子注入到所述导体材料中来形成所述水平伸长线。
10.根据权利要求1所述的方法，其中所述沟道材料串的所述沟道材料的最下部表面从不直接抵靠着所述导体层的所述导体材料中的任一者。
11.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
在将在其上方包括横向间隔开的存储器块区的物件之间的所述导体材料中形成水平伸长线，所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料的上部部分不同的组成；
在形成所述水平伸长线之后，在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠，所述第一层中的最下部者包括具有与所述导体材料中的所述水平伸长线的最上部部分不同的组成的牺牲材料，所述堆叠包括在其间具有水平伸长的沟槽的所述横向间隔开的存储器块区，所述水平伸长的沟槽个别地位于所述导体层中的所述导体材料中的所述水平伸长线中的个别者的正上方，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的材料不同的组成；
从所述最下部第一层各向同性地蚀刻所述牺牲材料；以及
在所述各向同性地蚀刻之后，在所述最下部第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别者的沟道材料与所述导体层的所述导体材料直接电耦合在一起。
12.一种包括存储器单元串的存储器阵列，其包括：
导体层，其包括导体材料；
横向间隔开的存储器块，其个别地包括在所述导体层正上方包括交替的绝缘层和导电层的竖直堆叠，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的最下部者的传导材料将所述沟道材料串中的个别者的沟道材料与所述导体层的所述导体材料直接电耦合在一起；
介入材料，其横向位于横向紧邻的所述存储器块之间且纵向地沿着所述存储器块，所述介入材料包括绝缘材料；以及
水平伸长线，其在所述横向间隔开的存储器块之间的所述导体材料中，所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料不同的组成。
13.根据权利要求12所述的存储器阵列，其中所述水平伸长线横向地延伸到在其上方的所述存储器块的区域中。
14.根据权利要求12所述的存储器阵列，其中所述水平伸长线在竖直方向上不与所述导体层一样厚。
15.根据权利要求12所述的存储器阵列，其中所述水平伸长线具有比存在于横向位于所述水平伸长线之间的所述导体材料中更大含量的C、N、B、As、Sb、Bi、Li、Al、In或金属材料中的一或多者。
16.根据权利要求12所述的存储器阵列，其中所述水平伸长线是不导电的。
17.根据权利要求12所述的存储器阵列，其中所述水平伸长线是导电的。
18.根据权利要求17所述的存储器阵列，其中所述水平伸长线的最上部部分包括其中具有主要n型或p型导电性产生掺杂剂中的一者的导电掺杂的半导电材料，所述水平伸长线的至少所述最上部部分包括具有与所述主要掺杂剂不同的组成的次要掺杂剂。
19.根据权利要求18所述的存储器阵列，其中一者是所述主要n型导电性产生掺杂剂。
20.根据权利要求18所述的存储器阵列，其中一者是所述主要p型导电性产生掺杂剂。
21.根据权利要求18所述的存储器阵列，其中不同的主要和次要掺杂剂是相同的n型或p型。
22.根据权利要求18所述的存储器阵列，其中不同的主要和次要掺杂剂是不同的n型或p型。
23.根据权利要求18所述的存储器阵列，其中所述次要掺杂剂是C、N、B、As或金属材料中的一或多者。
24.根据权利要求18所述的存储器阵列，其中所述次要掺杂剂是Sb、Bi、Li、Al或In中的一或多者。
25.根据权利要求18所述的存储器阵列，其中所述水平伸长线的所述最上部部分包括多晶硅。
26.根据权利要求18所述的存储器阵列，其中所述水平伸长线的所述最上部部分中的所述次要掺杂剂在所述最上部部分中的浓度为至少1×1014个原子/cm3。
27.根据权利要求18所述的存储器阵列，其包括多个不同组成的次要掺杂剂。
28.一种包括存储器单元串的存储器阵列，其包括：
导体层，其包括其中具有主要n型导电性产生掺杂剂的n型导电掺杂多晶硅；
横向间隔开的存储器块，其个别地包括在所述导体层正上方包括交替的绝缘层和导电层的竖直堆叠，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的最下部者包括n型导电掺杂多晶硅，所述n型导电掺杂多晶硅直接抵靠着所述导体层的所述n型导电掺杂多晶硅且直接抵靠着所述最下部导电层中的所述沟道材料串的沟道材料的侧壁；
介入材料，其横向位于横向紧邻的所述存储器块之间且纵向地沿着所述存储器块，所述介入材料包括绝缘材料；以及
水平伸长线，其在所述横向间隔开的存储器块之间的导体材料中，所述水平伸长线包括n型导电掺杂多晶硅，所述n型导电掺杂多晶硅包括具有与主要掺杂剂不同的组成的次要掺杂剂。
29.根据权利要求28所述的存储器阵列，其中所述主要掺杂剂是p且所述次要掺杂剂是C、N、B、As、Sb、Bi、Li、Al、In或金属材料中的一或多者。
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