CN115513135B - 半导体工艺方法和半导体蚀刻设备 - Google Patents

半导体工艺方法和半导体蚀刻设备 Download PDF

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Abstract

本申请涉及半导体工艺方法和半导体蚀刻设备，该半导体工艺方法包括在第一金属层的上表面沉积金属间介质层，基于金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔，对光刻与刻蚀工艺对应的刻蚀残留物进行清洗，并在清洗后的目标沟槽、目标通孔和金属间介质层的上表面沉积金属阻挡层和金属种籽层，在金属种籽层的上表面电镀第二金属层，以对目标沟槽和目标通孔进行金属填充，对第二金属层进行热处理，对热处理后的第二金属层进行化学机械研磨处理，并在化学机械研磨处理后的第二金属层的上表面沉积介质保护层，通过在对第二金属层进行化学机械研磨处理之前进行热处理，能够大大提升了整个晶粒的生长效率。

Description

半导体工艺方法和半导体蚀刻设备
技术领域
本申请涉及半导体领域，具体涉及一种半导体工艺方法和半导体蚀刻设备。
背景技术
随着集成电路技术节点推进到0.25微米，集成电路的后段制程互连成为集成电路性能提升的瓶颈，即特征尺寸不断缩小，互连金属产生的阻容延迟随之增加。为了减缓阻容延迟的增加，目前的技术手段就是改变后段互连的材料，一方面，采用低介电层作为互连绝缘体在相邻金属线之间提供较低的电容；另一方面，采用电阻率更低的金属代替传统铝以降低后段互连的电阻。
为了制造金属互连，目前最成熟的工艺为大马士革工艺（单/双大马士革），其特点在于先刻蚀沟槽或通孔，再电镀金属层。经典的尺寸效应理论指出当金属膜和导线的电阻率随着其临界尺寸(膜的厚度、导线的宽度和高度)接近或小于电子平均自由路径而增加。因此，随着互连金属层关键尺寸的减小，金属层电阻率增加，研究表明，晶界散射和表面散射是互连金属层电阻率提升最主要的因素，同时，相比于表面散射，晶界散射作用相对更大，这是由于金属层厚度越小，晶粒相对越小，晶界占比越多，晶界对自由电子散射作用越大。
对于互联金属层，要减少晶界对自由电子的散射作用以实现金属层电阻率的减少，目前常用的技术方法就是通过退火工艺实现铜晶粒的长大。
然而，目前的退火工艺均有一定的局限性，例如电镀铜的自退火工艺过程耗时较长，甚至经过数月也难以结晶，即难以实现晶粒的快速长大。
发明内容
鉴于此，本申请提供一种半导体工艺方法和设备，能够快速的实现金属晶粒的长大，大大减少了互联金属层中晶界对自由电子的散射作用，实现金属层电阻率的减少。
一种半导体工艺方法，应用于完成前道器件工艺的半导体芯片上，半导体芯片包括设置有第一金属层的半导体衬底，半导体工艺方法包括：
在第一金属层的上表面沉积金属间介电层；
基于金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔；
对光刻与刻蚀工艺对应的刻蚀残留物进行清洗，并在清洗后的目标沟槽、目标通孔和金属间介质层的上表面沉积金属阻挡层和金属种籽层；
在金属种籽层的上表面电镀第二金属层，以对目标沟槽和目标通孔进行金属填充；
对第二金属层进行热处理；
对热处理后的第二金属层进行化学机械研磨处理，并在化学机械研磨处理后的第二金属层的上表面沉积介质保护层。
在一个实施例中，热处理的温度范围为350℃~500℃。
在一个实施例中，热处理的温度范围为350℃~450℃。
在一个实施例中，热处理的温度范围为380℃~450℃。
在一个实施例中，热处理的时间范围为3 min -10 min。
在一个实施例中，在对第二金属层进行热处理的过程中充入保护气体。
在一个实施例中，保护气体为N2。
在一个实施例中，金属间介质层包括介电阻挡层、介电层和氧化层，基于金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔的步骤包括：
基于初次光刻工艺在氧化层的上方设置第一光阻层，并在第一光阻层的上方形成第一光刻图案；
根据第一光刻图案打开氧化层并直至去除部分介电层以形成目标沟槽；
在目标沟槽内设置第二光阻层，并在第二光阻层的上方形成第二光刻图案；
根据第二光刻图案贯穿介电层及介电阻挡层以形成目标通孔。
在一个实施例中，第一金属层和第二金属层均为铜金属层。
此外，还提供一种半导体蚀刻设备，半导体蚀刻设备包括处理器和存储器，存储器用于存储计算机程序，处理器运行计算机程序以使半导体蚀刻设备执行上述半导体工艺方法。
上述半导体工艺方法，应用于完成前道器件工艺的半导体芯片上，半导体芯片包括设置有第一金属层的半导体衬底，半导体工艺方法包括在第一金属层的上表面沉积金属间介质层，基于金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔，对光刻与刻蚀工艺对应的刻蚀残留物进行清洗，并在清洗后的目标沟槽、目标通孔和金属间介质层的上表面沉积金属阻挡层和金属种籽层，在金属种籽层的上表面电镀第二金属层，以对目标沟槽和目标通孔进行金属填充，对第二金属层进行热处理，对热处理后的第二金属层进行化学机械研磨处理，并在化学机械研磨处理后的第二金属层的上表面沉积介质保护层，通过在对第二金属层进行化学机械研磨处理之前处理，能够有效的提高金属层的有效厚度，进而增加金属层的再结晶能力，提升后续整个晶粒长大的动力，大大减少了互联金属层中晶界对自由电子的散射作用以实现金属层电阻率的减少，进而能够快速的实现金属晶粒的长大，大大提升了整个晶粒的生长效率，即最大限度的减缓互连金属层的阻容延迟。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种半导体工艺方法的流程示意图；
图2是本申请实施例提供的一种半导体工艺方法中第二金属层未采用热处理时所对应的扫描电子显微镜示意图；
图3是本申请实施例提供的一种半导体工艺方法中第二金属层经过温度为300℃热处理时所对应的金相组织示意图；
图4是本申请实施例提供的一种半导体工艺方法中第二金属层经过温度为400℃热处理时所对应的金相组织示意图；
图5是本申请实施例提供的一种半导体工艺方法中第二金属层经过温度为600℃热处理时所对应的金相组织示意图；
图6是本申请实施例提供的半导体工艺方法中半导体芯片的第一剖面示意图；
图7是本申请实施例提供的一种在半导体芯片上形成目标沟槽和目标通孔的方法流程示意图；
图8是本申请实施例提供的半导体工艺方法中半导体芯片的第二剖面示意图；
图9是本申请实施例提供的半导体工艺方法中半导体芯片的第三剖面示意图；
图10是本申请实施例提供的半导体工艺方法中半导体芯片的第四剖面示意图；
图11是本申请实施例提供的半导体工艺方法中半导体芯片的第五剖面示意图；
图12是本申请实施例提供的半导体工艺方法中半导体芯片的第六剖面示意图；
图13是本申请实施例提供的半导体工艺方法中半导体芯片的第七剖面示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”具体为附图中的图面方向。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。
本发明的各种实施例可以以一个范围的形式存在；应当理解，以一范围形式的描述仅仅是因为方便及简洁，不应理解为对本发明范围的硬性限制；因此，应当认为所述的范围描述已经具体公开所有可能的子范围以及该范围内的单一数值。例如，应当认为从1到6的范围描述已经具体公开子范围，例如从1到2，从1到3，从1到4，从1到5，从2到3，从2到4，从2到5，从2到6，从3到4、从3到5、从3到6等，以及所述范围内的单一数字，例如1、2、3、4、5及6，此不管范围为何皆适用。另外，每当在本文中指出数值范围，是指包括所指范围内的任何引用的数字（分数或整数）。
其中，对于互连金属层，要减少晶界对其自由电子的散射作用以实现金属层电阻率的减少，目前最常用的技术方法就是通过退火工艺实现金属晶粒的长大。
事实上电镀金属在室温下可以通过自退火实现晶粒的长大。但自退火也有一定的局限性：其一，自退火过程时效长，甚至经过数月也难以实现完全再结晶；其二，自退火很难实现电镀残留夹杂物在铜层表面的分散；其三，自退火难以减弱晶内缺陷如位错对自由电子的散射作用。
如图1所示，提供一种半导体工艺方法，该半导体工艺方法，应用于完成前道器件工艺的半导体芯片上，半导体芯片包括设置有第一金属层的半导体衬底，半导体工艺方法包括：
步骤S110，在第一金属层的上表面沉积金属间介质层。
其中，金属间介质层为两层金属间的非金属层，金属间介质层可包括多种介电层，例如可包括介电阻挡层、介电层和氧化层中的至少两种。
其中，第一金属层可为导电性能优良的铝或者铜等导电性能优良的金属。
步骤S120，基于金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔。
其中，通过光刻与刻蚀工艺能够在金属间介质层上形成目标沟槽和目标通孔。
在一个实施例中，首先通过初次光刻与刻蚀工艺在金属间介质层上形成目标沟槽，然后通过第二次光刻与刻蚀工艺在目标沟槽区域进一步形成目标通孔，即通过两次光刻与刻蚀工艺完成目标沟槽与目标通孔的刻蚀。
步骤S130，对光刻与刻蚀工艺对应的刻蚀残留物进行清洗，并在清洗后的目标沟槽、目标通孔和金属间介质层的上表面沉积金属阻挡层和金属种籽层。
其中，在上述对光刻与刻蚀工艺过程中产生有刻蚀残留物，因此，需要进行清洗，在清洗之后，进一步在目标沟槽、目标通孔和金属间介质层的上表面依次沉积金属阻挡层和金属种籽层，金属种籽层通常位于金属阻挡层的上表面。
步骤S140，在金属种籽层的上表面电镀第二金属层，以对目标沟槽和目标通孔进行金属填充。
在一个实施例中，第二金属层与第一金属层的材质相同，通过进行金属电镀过程，能够在金属种籽层的上表面形成第二金属层，从而可以对目标沟槽和目标通孔进行金属填充。
步骤S150，对第二金属层进行热处理。
其中，在得到第二金属层之后，可通过热处理对第二金属层进行加热，这里将第二金属层在步骤S160之前进行加热，能够有效的提高金属层的有效厚度，进而增加金属层的再结晶能力，提升后续整个晶粒长大的动力，大大减少了互联金属层中晶界对自由电子的散射作用以实现金属层电阻率的减少，进而能够快速的实现金属晶粒的长大，大大提升了整个晶粒的生长效率，即最大限度的减缓互连金属层的阻容延迟。
步骤S160，对热处理后的第二金属层进行化学机械研磨处理，并在化学机械研磨处理后的第二金属层的上表面沉积介质保护层。
上述半导体工艺方法，应用于完成前道器件工艺的半导体芯片上，半导体芯片包括设置有第一金属层的半导体衬底，半导体工艺方法包括在第一金属层的上表面沉积金属间介质层，基于金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔，对光刻与刻蚀工艺对应的刻蚀残留物进行清洗，并在清洗后的目标沟槽、目标通孔和金属间介质层的上表面沉积金属阻挡层和金属种籽层，在金属种籽层的上表面电镀第二金属层，以对目标沟槽和目标通孔进行金属填充，对第二金属层进行热处理，对热处理后的第二金属层进行化学机械研磨处理，并在化学机械研磨处理后的第二金属层的上表面沉积介质保护层，通过在对第二金属层进行化学机械研磨处理之前处理，相对于常规技术中将该热处理过程放置在步骤S160之后，上述半导体工艺方法，通过将第二金属层在步骤S160之前进行加热，能够有效的提高金属层的有效厚度，进而增加金属层的再结晶能力，提升后续整个晶粒长大的动力，大大减少了互联金属层中晶界对自由电子的散射作用以实现金属层电阻率的减少，进而能够快速的实现金属晶粒的长大，大大提升了整个晶粒的生长效率，即最大限度的减缓互连金属层的阻容延迟。
在一个实施例中，热处理的温度范围优选为350℃~500℃。
本实施例中，热处理的温度不宜过低，对于超细金属晶粒或纳米金属晶粒，低温难以实现金属层晶粒的完全再结晶和晶粒的快速的长大，晶粒长大效果差，甚至可能完全未再结晶，例如，对于金属铜膜层，只有将近350℃才能够实现完全再结晶，此外，高温还可以促进电镀残留夹杂物在金属层表面的分散，削弱其在金属层内部对晶界迁移的阻碍作用，因此，热处理的温度通常保持在350℃以上。
同理，热处理的温度也不宜过高，过高的温度，例如对于采用金属铜的上述整个半导体工艺方法中，当温度超过500℃，虽然有利于晶粒的快速长大，但是会损坏半导体的其它制程，例如影响前段注入离子的分布，以及低介电层的结构。
本实施例中，采取350℃~500℃的温度范围的热处理，一方面最大限度的减弱甚至消除晶内缺陷散射作用，另一方面，通过上述温度范围内的热处理能够使得整个晶粒尺寸大幅增大，提高晶粒尺寸增长的效率。
在一个实施例中，第二金属层采用金属铜膜层，未采用热处理时，如图2所示，图2为500纳米的尺寸下，第二金属层未采用热处理时所对应的扫描电子显微镜示意图，可以看出未进行热处理之前晶粒处于超细晶水平。
在一个实施例中，第二金属层采用金属铜膜层，采用300℃进行热处理，并且热处理时长为10分钟，如图3所示，图3为10微米尺寸下超细晶纯铜经过该过程的热处理的金相组织，显然，低温热处理后，部分晶粒虽有长大（例如图3中a箭头标示），但仍有相当部分晶粒处于再结晶状态，并未发生明显长大。
在另一实施例中，第二金属层采用金属铜膜层，采用400℃热处理后，如图4所示，图4为10微米尺寸下超细晶纯铜经过该过程的热处理的金相组织，晶粒发生明显长大（例如图4中b箭头标示）。
在另一实施例中，第二金属层采用金属铜膜层，采用600℃热处理后，如图5所示，图5为50微米尺寸下超细晶纯铜经过该过程的热处理的金相组织，温度过高的热处理后，晶粒发生进一步长大，但是高温对低介电层结构可能产生破坏作用。
在一个实施例中，热处理的温度范围进一步优选为350℃~450℃。
本实施例中，对于热处理的最高温度进一步限定为450℃，能够进一步降低高温对于半导体制程的影响，例如对于前道注入离子的分布以及低介电层的结构的影响。
在一个实施例中，热处理的温度范围进一步优选为380℃~450℃。
本实施例中，通过进一步提高上述热处理的最低温度，能够进一步最大限度的减弱甚至消除晶内缺陷的散射作用，将热处理最低温度保持在380℃以上有助于进一步促进电镀残留夹杂物在金属层表面的分散，削弱其在金属层内部对晶界迁移的阻碍作用。
在一个实施例中，热处理的时间范围优选为3 min -10min。
在上述整个半导体工艺方法中，热处理的时间也非常关键，热处理的时间过短，即使温度较高，也难以在短时间内积累足够的热量，难以最大程度的减弱或者消除晶内缺陷散射作用，也不利于整个金属晶粒的快速长大，因此，热处理的时间通常不少于3分钟。
同理，热处理过程中，热处理的时间过长，则容易产生过多的热量，对于后续整个半导体制程不利，因此，通常时间不超过10分钟。
在一个实施例中，热处理时长不超过5分钟。
在一个实施例中，对第二金属层进行热处理的过程中充入保护气体。
在一个实施例中，保护气体优选为N2。
在一个实施例中，如图6所示，半导体芯片设置有第一金属层20的半导体衬底10，在第一金属层20的上表面沉积金属间介质层30，金属间介质层30包括介电阻挡层31、介电层32和氧化层33，如图7所示，步骤S120包括：
步骤S122，基于初次光刻工艺在氧化层的上方设置第一光阻层，并在第一光阻层的上方形成第一光刻图案。
步骤S124，根据第一光刻图案打开氧化层并直至去除部分介电层以形成目标沟槽。
其中，如图8所示，基于初次光刻工艺在氧化层33上方设置第一光阻层40，并在第一光阻层40上方形成第一光刻图案，然后基于第一光刻图案打开氧化层33并直至去除部分介电层32以形成目标沟槽50。
步骤S126，在目标沟槽内设置第二光阻层，并在第二光阻层的上方形成第二光刻图案。
步骤S128，根据第二光刻图案贯穿介电层及介电阻挡层以形成目标通孔。
其中，如图9所示，步骤S126和步骤S128中，在目标沟槽50内设置第二光阻层60，并在第二光阻层60上方形成第二光刻图案，然后根据第二光刻图案贯穿介电层32及介电阻挡层31以形成目标通孔70，如图10所示。
进一步地，基于步骤S130，对光刻与刻蚀工艺对应的刻蚀残留物进行清洗，并在清洗后的目标沟槽50、目标通孔70和金属间介质层30的上表面沉积金属阻挡层80和金属种籽层90，如图11所示。
进一步地，基于步骤S140，在金属种籽层90的上表面电镀第二金属层100，以对目标沟槽50和目标通孔70进行金属填充，如图12所示。
进一步地，基于步骤S150，对第二金属层100进行热处理，然后基于步骤S160，对热处理后的第二金属层100进行化学机械研磨处理，并在化学机械研磨处理后的第二金属层100上表面沉积介质保护层200，如图13所示。
如图6以及图8至图13中，第一金属层20与半导体衬底10之间设置的层结构为介质阻挡层（未进行标注）。
在一个实施例中，第一金属层和第二金属层均为铜金属层。
此外，还提供一种半导体蚀刻设备，半导体蚀刻设备包括处理器和存储器，存储器用于存储计算机程序，处理器运行计算机程序以使半导体蚀刻设备执行上述半导体工艺方法。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“例如”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“例如”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。
应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (8)

1.一种半导体工艺方法，其特征在于，应用于完成前道器件工艺的半导体芯片上，所述半导体芯片包括设置有第一金属层的半导体衬底，所述半导体工艺方法包括：
在所述第一金属层的上表面沉积金属间介质层；
基于所述金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔；
对所述光刻与刻蚀工艺对应的刻蚀残留物进行清洗，并在清洗后的目标沟槽、目标通孔和所述金属间介质层的上表面沉积金属阻挡层和金属种籽层；
在所述金属种籽层的上表面电镀第二金属层，以对所述目标沟槽和目标通孔进行金属填充；
对所述第二金属层进行热处理以减弱晶内缺陷对自由电子的散射作用，所述热处理的温度范围为380℃~500℃；
对热处理后的第二金属层进行化学机械研磨处理，并在化学机械研磨处理后的第二金属层的上表面沉积介质保护层。
2.根据权利要求1所述的半导体工艺方法，其特征在于，所述热处理的温度范围为380℃~450℃。
3.根据权利要求1所述的半导体工艺方法，其特征在于，所述热处理的时间范围为3min~10 min。
4.根据权利要求1所述的半导体工艺方法，其特征在于，在对所述第二金属层进行热处理的过程中充入保护气体。
5.根据权利要求4所述的半导体工艺方法，其特征在于，所述保护气体为N2。
6.根据权利要求1所述的半导体工艺方法，其特征在于，所述金属间介质层包括介电阻挡层、介电层和氧化层，所述基于所述金属间介质层，通过光刻与刻蚀工艺形成目标沟槽和目标通孔的步骤包括：
基于初次光刻工艺在所述氧化层的上方设置第一光阻层，并在所述第一光阻层的上方形成第一光刻图案；
根据所述第一光刻图案打开所述氧化层并直至去除部分所述介电层以形成所述目标沟槽；
在所述目标沟槽内设置第二光阻层，并在所述第二光阻层的上方形成第二光刻图案；
根据所述第二光刻图案贯穿所述介电层及所述介电阻挡层以形成所述目标通孔。
7.根据权利要求1所述的半导体工艺方法，其特征在于，所述第一金属层和所述第二金属层均为铜金属层。
8.一种半导体蚀刻设备，其特征在于，所述半导体蚀刻设备包括处理器和存储器，所述存储器用于存储计算机程序，所述处理器运行所述计算机程序以使所述半导体蚀刻设备执行权利要求1至7中任一项所述的半导体工艺方法。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097648A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465063B1 (ko) * 2002-04-01 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
CN101996928B (zh) * 2009-08-14 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN102903666B (zh) * 2011-07-25 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US10879115B2 (en) * 2017-11-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097648A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法

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