CN115483911A - 环形振荡器电路 - Google Patents

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CN115483911A CN202210669870.2A CN202210669870A CN115483911A CN 115483911 A CN115483911 A CN 115483911A CN 202210669870 A CN202210669870 A CN 202210669870A CN 115483911 A CN115483911 A CN 115483911A
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M·鲁塔
M·彼萨萨勒
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Abstract

本公开的各实施例涉及环形振荡器电路。在一个实施例中，环形振荡器电路包括：耦合在振荡器供电电压节点和基准电压节点之间的级联耦合反相器级的链，振荡器供电电压节点被配置为提供振荡器供电电压；耦合在振荡器供电电压节点和***供电电压节点之间的电流发生器电路，***供电电压节点被配置为提供***供电电压，电流发生器电路被配置为将电流注入到振荡器供电电压节点中；以及偏置电路，包括串联耦合在基准电压节点和振荡器供电电压节点之间的第一偏置控制晶体管和第二偏置控制晶体管，其中第一偏置控制晶体管被配置为：响应于振荡器控制信号指示环形振荡器电路处于非活动操作状态，选择性地耦合基准电压节点和振荡器供电电压节点。

Description

环形振荡器电路
相关申请的交叉引用
本申请要求于2021年06月15日提交的意大利专利申请号102021000015647的权益，该申请在此通过引用并入本文。
技术领域
本描述涉及振荡器电路，特别地涉及环形振荡器电路。
背景技术
环形振荡器被用在广泛应用的电子设备中。例如，环形振荡器可以被用在数字电路中，以产生内部时钟基准信号(例如，用于状态机或中央处理单元CPU)。例如，环形振荡器也可以被用在模拟电路中，以产生时间基础(例如，用于切换电容器滤波器、电荷泵电路、采样保持电路等)。
电流饥饿型环形振荡器是包括电流限制器以控制功耗的常规环形振荡器。
电流饥饿型环形振荡器的优点是高速和/或低功耗。此外，考虑单个(例如，固定)振荡频率，可以通过适当的缩放在电流饥饿型环形振荡器中实现温度补偿。
另一方面，电流饥饿型环形振荡器的缺点可以包括具有不受控制的频率的启动/停止瞬态。此外，对于多个振荡频率，常规的电流饥饿型环形振荡器可能难以随温度调节(例如，补偿)。
因此，本领域需要提供易于随温度调节的改进的电流饥饿型环形振荡器。特别地，可能期望提供易于在不同振荡频率下随温度调节的改进的电流饥饿型环形振荡器。此外，可能期望提供可以提供快速启动/停止操作的改进的电流饥饿型环形振荡器(例如，具有减少的或几乎不存在的启动/停止瞬态阶段)。
发明内容
各种实施例提供环形振荡器。各种其他实施例提供了改进的电流饥饿型环形振荡器。
在一个或多个实施例中，环形振荡器可以包括级耦合在振荡器供电电压节点和基准电压节点之间的联耦合反相器级的链。振荡器供电电压节点可以被配置为提供振荡器供电电压。环形振荡器可以包括耦合在振荡器供电电压节点和***供电电压节点之间的电流发生器电路，***供电电压节点被配置为提供***供电电压。电流发生器电路可以被配置为将电流注入到振荡器供电电压节点中。每个反相器级可以包括串联耦合在基准电压节点和相应的反相器级的输出节点之间的第一低侧晶体管和第二低侧晶体管，并且可以包括耦合在振荡器供电电压节点和相应的反相器级的输出节点之间的第一高侧晶体管。第一低侧晶体管和第一高侧晶体管可以具有相应的控制端子，该相应的控制端子耦合到相应的反相器级的输入节点，以从其接收相应的反相器控制信号。第二低侧晶体管可以具有控制端子，该控制端子耦合到振荡器供电电压节点以接收振荡器供电电压。环形振荡器还可以包括偏置电路，偏置电路包括串联耦合在基准电压节点和振荡器供电电压节点之间的第一偏置控制晶体管和第二偏置控制晶体管。第一偏置控制晶体管可以具有控制端子，该控制端子被配置为接收振荡器控制信号，振荡器控制信号指示环形振荡器电路是处于活动操作状态还是处于非活动操作状态，并且第二偏置控制晶体管可以具有控制端子，该控制端子耦合到振荡器供电电压节点以接收振荡器供电电压。第一偏置控制晶体管可以被配置为：响应于振荡器控制信号指示环形振荡器电路处于非活动操作状态，选择性地耦合基准电压节点和振荡器供电电压节点。
因此，一个或多个实施例可以促进环形振荡器的温度补偿以及快速启动/停止操作，从而导致启动/停止瞬态阶段的减少或几乎不存在。
在一个或多个实施例中，在导通状态中操作的第一低侧晶体管的电导率可以比在导通状态中操作的相应的第二低侧晶体管的电导率高。
在一个或多个实施例中，第一低侧晶体管的导电沟道可以比相应的第二低侧晶体管的导电沟道短。
在一个或多个实施例中，每个反相器级可以包括第二高侧晶体管，第二高侧晶体管串联耦合到在振荡器供电电压节点和相应的反相器级的输出节点之间的第一高侧晶体管。第二高侧晶体管可以具有耦合到基准电压节点的控制端子。
在一个或多个实施例中，级联耦合反相器级的链中的最后一个反相器级的第二高侧晶体管可以具有被配置为接收振荡器控制信号的控制端子。
在一个或多个实施例中，在导通状态中操作的第一高侧晶体管和/或第二高侧晶体管的电导率可以比在导通状态中操作的相应的第一低侧晶体管的电导率高，并且可以比在导通状态中操作的相应的第二低侧晶体管的电导率高。
在一个或多个实施例中，第一高侧晶体管和/或第二高侧晶体管的导电沟道可以比相应的第一低侧晶体管的导电沟道短，并且可以比相应的第二低侧晶体管的导电沟道短。
在一个或多个实施例中，环形振荡器电路可以包括耦合在环形振荡器电路的输出节点和基准电压节点之间的输出控制晶体管。输出控制晶体管可以具有被配置为接收振荡器控制信号的控制端子，并且可以被配置为：响应于振荡器控制信号指示环形振荡器电路处于非活动操作状态，选择性地耦合基准电压节点和环形振荡器电路的输出节点。
在一个或多个实施例中，每个反相器级可以包括并联布置的多个第二低侧晶体管。并联布置的第二低侧晶体管在导通状态中操作时可以具有不同的电导率值。并联布置的第二低侧晶体管可以具有相应的控制端子，该相应的控制端子根据相应的频率选择信号而选择性地可耦合到振荡器供电电压节点。偏置电路可以包括并联布置的多个第二偏置控制晶体管。并联布置的第二偏置控制晶体管在导通状态中操作时可以具有不同的电导率值。并联布置的第二偏置控制晶体管可以具有相应的控制端子，该相应的控制端子根据相应的频率选择信号而选择性地可耦合到振荡器供电电压节点。
附图说明
现在将参考附图，仅以示例的方式描述一个或多个实施例。
图1是环形振荡器的示例性电路图；
图2是环形振荡器的一部分的示例性电路图；
图3是平衡环形振荡器中信号的可能时间行为的示例性图；
图4是不平衡环形振荡器中信号的可能时间行为的示例性图；
图5是根据本描述的一个或多个实施例的环形振荡器的示例性电路图；
图6是根据本描述的一个或多个实施例的环形振荡器的一部分的示例性电路图；
图7是根据本描述的一个或多个实施例的环形振荡器的反相器级的低侧部分在振荡周期的放电阶段期间的示例性电路图；
图8是根据本描述的一个或多个实施例的环形振荡器的反相器级的示例性电路图；以及
图9是根据本描述的一个或多个实施例的环形振荡器的偏置电路的示例性电路图。
具体实施方式
在随后的描述中，说明了一个或多个特定细节，旨在提供对本描述的实施例的示例的深入理解。可以在没有具体细节中的一个或多个具体细节的情况下获得实施例，或者利用其他方法、组件、材料等来获得实施例。在其他情况下，未详细图示或描述已知的结构、材料或操作，以便实施例的某些方面将不被遮蔽。
在本描述的框架中对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置、结构或特性被包括在至少一个实施例中。因此，可能出现在本描述的一个或多个点中的诸如“在实施例中”或“在一个实施例中”的短语不一定指一个且相同的实施例。此外，在一个或多个实施例中，特定的配置、结构或特性可以以任何适当的方式组合。
本文使用的标题/附图标记仅是出于方便而提供，因此不限定保护范围或实施例的范围。
贯穿本文所附的附图，除非上下文另有指示，否则相似的部件或元件用相似的附图标记/数字表示，并且为了简洁起见将不重复对应的描述。
作为对示例性实施例的详细描述的介绍，首先可以参考图1，图1是电流饥饿型环形振荡器10(在本描述中也被简称为环形振荡器，仅为简洁起见)的示例性电路图。
环形振荡器10包括反相器级12的链，例如，如图1中例示的5个反相器级12A、12B、12C、12D、12E。每个反相器级12包括输入节点和输出节点，其中链中的每个反相器级的输出节点耦合到链中的后续反相器级的输入节点。链的最后一个反相器级(例如12E)的输出节点耦合到链的第一反相器级(例如12A)的输入节点。在反相器级的输入节点处接收的输入(时钟)信号CK在本文中分别被指定为CKA、CKB、CKC、CKD、CKE。如图1中所例示的，每个反相器级耦合在振荡器供电电压节点14和公共基准电压节点16之间。振荡器供电电压节点14可以提供公共振荡器供电电压VRO_SUPPLY，并且基准电压节点16可以提供公共基准电压VGND(例如，0V)。每个反相器级12可以包括相应的n沟道MOS晶体管MN(例如，MNA、MNB、MNC、MND、MNE)，n沟道MOS晶体管MN具有耦合到基准电压节点16的源极端子，并且具有耦合到相应的反相器级的输出节点的漏极端子，并且可以包括相应的p沟道MOS晶体管MP(例如，MPA、MPB、MPC、MPD、MPE)，p沟道MOS晶体管MP具有耦合到振荡器供电电压节点14的源极端子，并且具有耦合到相应的反相器级的输出节点的漏极端子。n沟道MOS晶体管MN和p沟道MOS晶体管MP的栅极端子可以耦合到相应的反相器级的输入节点。所有晶体管MN可以具有其连接到基准电压节点16的主体端子，并且所有晶体管MP可以具有其连接到振荡器供电电压节点14的主体端子。
电容CRO可以耦合在振荡器供电电压节点14和公共基准电压节点16之间。本领域技术人员应当理解，电容CRO可以是节点14处的固有电容，或者是出于增加节点14处的电容值的目的而添加的外部电容，以改进振荡器供电电压VRO_SUPPLY的稳定性。在一个或多个实施例中，电容CRO可以是外部电容器，其电容加起来为固有电容。
环形振荡器10可以包括电流发生器18，电流发生器18耦合在振荡器供电电压节点14和另外的供电电压节点20(例如，***供电电压节点)之间，该供电电压节点20提供例如比振荡器供电电压VRO_SUPPLY高的***供电电压VDD。电流发生器18可以迫使电流IOSC流入(例如，可以将电流IOSC注入)到振荡器供电电压节点14中，从而控制(例如，限制)振荡器电流IOSC的值。振荡摆幅(例如，在最后一个反相器级12E的输出节点处的最大信号振幅)被限制为节点14处的振荡器供电电压VRO_SUPPLY。电压水平VRO_SUPPLY又取决于电流IOSC的值和反相器级12的缩放。
在如图1中例示的环形振荡器10中，振荡频率取决于节点14处的电压VRO_SUPPLY和每个反相器级12的输出节点处的电容负载。全局振荡周期TOSC等于每个反相器级的传播延迟TD的n倍(即TOSC＝n*TD)，n是链接的反相器级12的数目(例如，在本文例示的环形振荡器10包括5个反相器级的情况下，TOSC＝5*TD)。在简化模型中，每个反相器级12的传播延迟TD等于两个分量之和，即上升沿时间TRE和下降沿时间TFE：TD＝TRE+TFE。
在常规的电流饥饿型环形振荡器中，提供令人满意的温度补偿可能依赖于找到不同变量之间的正确调谐，导致设计程序不明确。例如，给定振荡频率FOSC、最小***供电电压VDD,min(在节点20处)和功耗水平作为目标规格，可用的设计参数可以包括电流IOSC的值和/或缓冲器缩放(例如，反相器级12的缩放)。
此外，在常规的电流饥饿型环形振荡器中，振荡频率FOSC的(动态)调谐(例如，以提供多个频率下的振荡)可以依赖于使电流IOSC的值变化，从而影响通常针对单个操作点获得的温度补偿的准确性(即温度补偿可能仅对振荡器电流IOSC的单个值有效)。
此外，常规的电流饥饿型环形振荡器的操作可以包括启动瞬态，在启动瞬态期间，振荡器在不对应于目标频率的频率(初始频率)操作。在一些应用中，可能期望快速振荡器启动/停止操作(例如，用于电荷泵电路，或为存储器中的读取电路装置生成时序相位等)。可以在停止后或启动时请求稳定时段以重新开始振荡。振荡器可以定期启动(例如，以刷新内部电压，诸如振荡器供电电压VRO_SUPPLY)，但可能需要附加的振荡器(例如，低功耗振荡器)。
参考下面讨论的图2、图3和图4，可以进一步理解图1中例示的环形振荡器10的操作。
图2是环形振荡器10的一部分的示例性电路图，特别图示了反相器级12C、12D和相应的输入信号CKC、中间信号CKD和输出信号CKE。此外，图2图示了在反相器级12C和12D的输出节点处的电容COSC,C和COSC,D(例如，固有电容)，该电容影响反相器级的传播延迟TD。应当理解，图2以示例的方式参考环形振荡器10的一部分，并且类似的操作可以在环形振荡器10的其他部分中发生。
图3是根据第一示例的图2中例示的环形振荡器10中信号CKC(虚线)、CKD(实线)和CKE(点划线)的可能时间行为的示例性图，在第一示例中，反相器级12中的p沟道MOS晶体管MP和n沟道MOS晶体管MN平衡(例如，它们在导通状态中具有相似的导电性)。
在(例如5个)时隙中的每个时隙TD＝TRE+TFE期间，从振荡器供电电压节点14吸收的电流量等于IOSC，只要电流IOSC被电流发生器18强制流入节点14。这种条件在振荡器供电电压节点14中提供了平衡点，振荡器供电电压VRO_SUPPLY在节点16的基准电压(例如，0V)和***供电电压VDD之间(例如，0V<VRO_SUPPLY<VDD)。在这种情况下，由每个p沟道MOS晶体管MP驱动的电流可以被计算为IP＝COSC*VRO_SUPPLY/TRE。
在每个“换向间隔”TD期间从振荡器供电电压节点14吸收的平均电流因此可以被计算为IP*TRE/TD＝IOSC。
因此，如果换流间隔TD保持不变，由于电流IP的增加，则上升沿时间TRE减小；因此，下降沿时间TFE增加。
图4是根据第二示例的图2中例示的环形振荡器10中的信号CKC(虚线)、CKD(实线)和CKE(点划线)的可能时间行为的示例性图，在第二示例中，反相器级12中的p沟道MOS晶体管MP和n沟道MOS晶体管MN不平衡。特别地，图4是p沟道MOS晶体管MP比n沟道MOS晶体管MN快(得多)的情况的示例。
在图4中例示的情况下，上升沿时间TRE可以相当于(总)换向间隔TD的一小部分。这种条件可以被近似为好像至少一个n沟道MOS晶体管在振荡的任何阶段总是导通的(即，处于导通状态)。鉴于上述近似，n沟道MOS晶体管在放电阶段期间应当被极化以吸收电流IN，根据以下等式，电流IN等于被迫流入振荡器供电电压节点14的电流IOSC：
如果TRE<<TFE，则IN*TFE/TD＝IOSC→IN≈IOSC
因此，反相器级12的p沟道MOS晶体管和n沟道MOS晶体管的不平衡缩放(例如，p沟道MOS晶体管比n沟道MOS晶体管导电得多)可能具有以下影响中的一个或多个影响：
-在VRO_SUPPLY>0的情况下，n沟道MOS晶体管在导通(例如，ON)阶段吸收等于IOSC的恒定电流IN；
-由于短的上升沿时间TRE，n沟道MOS晶体管具有其在相应的下降沿时隙TFE期间被偏置到振荡器供电电压VRO_SUPPLY(例如，被恒定偏置到VRO_SUPPLY)的栅极端子；
-振荡器供电电压VRO_SUPPLY应当等于迫使电流IOSC(例如，在漏极端子上)通过n沟道MOS晶体管所需的栅极-源极电压VGS；
-由于n沟道MOS晶体管的尺寸使得晶体管在它们的零点处以电流水平IN≈IOSC操作，因此节点14处的振荡器供电电压VRO_SUPPLY相对于温度变化可以得到补偿。
在本描述的上下文中，“零点偏置”的定义是基于如下认识：对于任何n沟道MOS晶体管，可以定义作为晶体管尺寸(例如，宽长比W/L)的函数的漏极电流(ID)的值，其中栅极-源极电压VGS相对于温度恒定。在这种偏置点中，如果n沟道MOS晶体管在饱和状态中操作，n沟道MOS晶体管的阈值电压(VTH)的温度导数和n沟道MOS晶体管的过驱动电压(VOD＝VGS-VTH)的温度导数相互补偿，以维持恒定的漏极电流。
因此，在一个或多个实施例中，p沟道MOS晶体管比n沟道MOS晶体管快(得多)，并且n沟道MOS晶体管在相对于电流IOSC的零点处被偏置，可以导致节点14处的振荡器供电电压VRO_SUPPLY相对于温度变化是恒定的(n沟道MOS晶体管的零点电压)，因此由于根据以下等式的恒定振荡器供电电压VRO_SUPPLY和恒定振荡器电流IOSC，振荡相对于温度变化将是恒定的：
Figure BDA0003692825890000091
Figure BDA0003692825890000092
因此，一个或多个实施例可以涉及如图5中例示的电流饥饿型环形振荡器50。
环形振荡器50包括反相器级52的链，例如，如图5中例示的5个反相器级52A、52B、52C、52D、52E。每个反相器级52包括输入节点和输出节点，其中链中的每个反相器级的输出节点耦合到链中的后续反相器级的输入节点。链的最后一个反相器级(例如52E)的输出节点耦合到链的第一反相器级(例如52A)的输入节点。在反相器级的输入节点处接收的输入(时钟)信号CK在本文中分别被指定为CKA、CKB、CKC、CKD、CKE。如图5中例示的，每个反相器级耦合在振荡器供电电压节点54和公共基准电压节点56之间。振荡器供电电压节点54可以提供公共振荡器供电电压VRO_SUPPLY，并且基准电压节点56可以提供公共基准电压VGND(例如，0V)。
每个反相器级52可以包括串联布置在基准电压节点56和反相器级的输出节点之间的两个n沟道MOS晶体管NL(例如，NLA、NLB、NLC、NLD、NLE)和NF(例如，NFA、NFB、NFC、NFD、NFE)。例如，晶体管NF可以具有其耦合到基准电压节点56的源极端子，并且具有其耦合到相应晶体管NL的源极端子的漏极端子。晶体管NL可以具有其耦合到相应的反相器级的输出节点的漏极端子。所有晶体管NL和NF可以具有其连接到基准电压节点56的主体端子。晶体管NF的栅极端子可以耦合到相应的反相器级的输入节点。晶体管NL的栅极端子可以耦合到振荡器供电电压节点54以接收振荡器供电电压VRO_SUPPLY。
每个反相器级52可以包括p沟道MOS晶体管PF1(例如，PF1A、PF1B、PF1C、PF1D、PF1E)，p沟道MOS晶体管PF1具有耦合到振荡器供电电压节点54的源极端子，并且具有耦合到反相器级的输出节点的漏极端子。所有晶体管PF1可以具有其连接到振荡器供电电压节点54的主体端子。晶体管PF1的栅极端子可以耦合到相应的反相器级的输入节点。
可选地，每个反相器级52可以包括与相应晶体管PF1串联布置的另外的p沟道MOS晶体管PF2(例如，PF2A、PF2B、PF2C、PF2D、PF2E)。例如，晶体管PF1可以具有其耦合到振荡器供电电压节点54的源极端子，并且具有其耦合到相应晶体管PF2的源极端子的漏极端子。晶体管PF2可以具有其耦合到相应的反相器级的输出节点的漏极端子。所有晶体管PF2可以具有其连接到振荡器供电电压节点54的主体端子。晶体管PF2的栅极端子可以耦合到基准电压节点56以接收基准电压VGND(例如，0V)。可选地，反相器链的最后一个反相器级的另外的晶体管PF2(例如，图5的示例中的晶体管PF2E)的栅极端子可以被配置为接收如下文所讨论那样生成的控制信号StartP。
在一个或多个实施例中，晶体管NL和NF可以具有不同的尺寸，因为它们被设计成在反相器级52的切换活动中发挥不同的作用。特别地，晶体管NL的沟道可以具有宽度WN和长度LL。晶体管NF的沟道可以具有相同的宽度WN和不同的(例如，更短的)长度LS。因此，每个反相器级52的低侧电流流线可以包括两个n沟道MOS晶体管，其中第一电阻性晶体管NL不振荡并且具有被恒定偏置在VRO_SUPPLY的栅极端子，第二高导电性晶体管NF振荡，如由相应的信号CK驱动的。第二晶体管NF可以被设计成对于振荡具有低负载，从而促进高频率下的振荡。
在一个或多个实施例中，晶体管PF1和PF2可以具有相同的尺寸，因为它们被设计为在反相器级52的切换活动中起类似的作用。特别地，晶体管PF1的沟道可以具有宽度WP和长度Lmin。晶体管PF2的沟道可以具有相同的宽度WP和相同的长度Lmin。
在一个或多个实施例中，p沟道MOS晶体管PF1和PF2可以被设计为在导通状态中操作时比n沟道MOS晶体管NL和NF导电(得多)，例如，通过将长度Lmin选择为比长度LL和LS短(得多)。因此，环形振荡器50可以基本上是不平衡的。
在如图5中例示的一个或多个实施例中，环形振荡器50可以包括偏置电路500。偏置电路500可以包括电流发生器58，电流发生器58耦合在振荡器供电电压节点54和另外的供电电压节点60(例如，***供电电压节点)之间，供电电压节点60提供例如比振荡器供电电压VRO_SUPPLY高的***供电电压VDD。电流发生器58可以迫使电流IOSC流入振荡器供电电压节点54(例如，电流发生器58可以将电流IOSC注入节点54)。
偏置电路500可以包括被配置为接收控制信号StartOsc的输入端子502。在期望环形振荡器产生振荡输出电压时，控制信号StartOsc可以被断言(例如，设置为1)，并且可以在不期望环形振荡器产生振荡输出电压时被取消断言(例如，设置为0)。偏置电路500可以包括反相器电路504，反相器电路504被配置为接收控制信号StartOsc，并且产生输出信号StartP，输出信号StartP基本上对应于控制信号StartOsc的反相副本。偏置电路500可以包括串联布置在基准电压节点56和振荡器供电电压节点54之间的两个n沟道MOS晶体管NLZ和NFZ。例如，晶体管NFZ可以具有耦合到基准电压节点56的源极端子，并且可以具有耦合到晶体管NLZ的源极端子的漏极端子。晶体管NLZ可以具有耦合到振荡器供电电压节点54的漏极端子。晶体管NLZ和NFZ可以具有其连接到基准电压节点56的主体端子。晶体管NFZ的栅极端子可以耦合到反相器电路504的输出以接收控制信号StartP。晶体管NLZ的栅极端子可以耦合到振荡器供电电压节点54以接收振荡器供电电压VRO_SUPPLY。晶体管NLZ和NFZ可以基本上被缩放为反相器级52中的晶体管对NL和NF。特别地，晶体管NLZ的沟道可以具有宽度WN和长度LL。晶体管NFZ的沟道可以具有相同的宽度WN和不同的长度LS。
偏置电路500可以包括耦合在振荡器供电电压节点54和公共基准电压节点56之间的电容CRO。如前所述，电容CRO可以是节点54处的固有电容，或者是出于增加节点54处的电容值的目的而添加的外部电容，以改进振荡器供电电压VRO_SUPPLY的稳定性。在一个或多个实施例中，电容CRO可以是外部电容器，其电容加起来为固有电容。
在一个或多个实施例中，环形振荡器50可以进一步包括n沟道MOS晶体管62，n沟道MOS晶体管62具有布置在环形振荡器50的输出节点(例如，最后一个反相器级的输出端子，在本文中由反相器级52E例示)和基准电压节点56之间的选择性导电端子。例如，晶体管62可以具有耦合到基准电压节点56的源极端子，并且可以具有耦合到环形振荡器50的输出节点的漏极端子。晶体管62的主体端子可以连接到基准电压节点56。晶体管62的栅极端子可以耦合到反相器电路504的输出节点以接收控制信号StartP。
参考图6和图7，可以进一步理解图5中例示的环形振荡器50的操作。图6是环形振荡器50的一部分的示例性电路图，特别是反相器级52B和52C的示例性电路图。图7是反相器级52B的低侧部分在相应振荡周期的放电阶段期间的等效表示的示例性电路图。
如图7中所例示的，在环形振荡器50的振荡期间，在某个反相器级(例如，第二反相器级52B，纯粹作为示例)的低侧部分中的晶体管NL和NF的栅极端子在相应的放电阶段期间(即，当反相器的高侧部分处于非导通状态，并且反相器的低侧部分处于导通状态时)被偏置在VRO_SUPPLY，因为晶体管NL被恒定偏置在VRO_SUPPLY，并且晶体管NF接收在VGND(例如，0V)和VRO_SUPPLY之间切换的驱动信号CK。晶体管NL和NF的串联布置的极化等效于对具有长度LEQ＝LL+LS的等效串联晶体管的在IOSC下的恒定偏置。等效晶体管可以以在IOSC下的零点被偏置，从而在零点处提供振荡器供电电压VRO_SUPPLY的温度补偿。
在一个或多个实施例中，由信号StartP驱动的晶体管NFZ在环形振荡器50的振荡期间(例如，当StartOsc＝1并且StartP＝0时)可以被关断，并且可以在环形振荡器50不活动时(例如，当StartOsc＝0并且StartP＝1时)被导通，以便保持节点54处的振荡器供电电压VRO_SUPPLY接近振荡操作值。通过在启动振荡器50之前使振荡器供电电压VRO_SUPPLY偏置得非常接近于振荡操作电压，振荡可以在环形振荡器50激活时快速达到机制值。这可以有助于减少或甚至避免在环形振荡器50开始时的瞬态(不合规格)阶段。
在一个或多个实施例中，可以通过在反相器级52的低侧部分中采用两个n沟道MOS晶体管的串联布置来实现高振荡频率(例如，大约900MHz)。特别地，具有长沟道(NL，具有长度LL)的MOS晶体管不切换并且具有被恒定偏置在VRO_SUPPLY的栅极端子，具有短沟道(NF，具有长度LS)的MOS晶体管在相应控制信号CK的控制下切换，从而为高频下的振荡提供低负载。
此外，高侧p沟道MOS晶体管和低侧n沟道MOS晶体管的不平衡缩放(例如，p沟道晶体管比n沟道晶体管更导电)可以导致信号CK的快速上升沿和缓慢下降沿。
因此，一个或多个实施例可以为环形振荡器50的设计提供清晰的设计程序。特别地，设计程序可以将环形振荡器50的某些参数设置为目标参数。目标参数可以包括最小***供电电压VDD,min、振荡频率FOSC和/或功耗水平(例如，振荡器电流IOSC的值)。在设置了上述参数之后，设计程序可以包括为反相器级的低侧部分选择等效n沟道MOS晶体管的尺寸W/L(宽长比)，以便获得与在等效n沟道MOS晶体管的零偏置点处的最小***供电电压VDD,min兼容的振荡器供电电压VRO_SUPPLY的值。例如，VRO_SUPPLY可以被选择为近似等于VDD,min-0.1V，以维持电流发生器58处于饱和。可以选择等效n沟道MOS晶体管的宽长比W/L，使得在电流IOSC流入等效n沟道MOS晶体管的情况下，VRO_SUPPLY是零点处的栅极电压。在该阶段，切换晶体管NF的长度LS可以被选择为足够短以实现电容目标(COSC)以满足期望的振荡频率FOSC。非切换晶体管NL的长度LL可以被选择为等于长度的差异，为LL＝L-LS。如下面的等式中所指示的，可以选择n沟道MOS晶体管NF的电容以满足期望的振荡频率FOSC：
Figure BDA0003692825890000141
在如图8中例示的一个或多个实施例中，环形振荡器50可以被配置为在多个(例如，可选择的)振荡频率下提供操作，同时在任何这种频率下保持温度补偿。
特别地，图8是可能在环形振荡器50中提供的单个反相器级52’的示例性电路图。本领域技术人员应当理解，仅为了便于说明，在图8中图示了单个反相器级52’，并且环形振荡器50可以包括反相器级52’的链，如先前参考图5所讨论的。在一个或多个实施例中，每个反相器级52’的低侧部分可以包括并联布置的两个(或更多)电阻性n沟道MOS晶体管NL1、NL2，代替单个n沟道MOS晶体管NL。晶体管NL1和NL2可以分别具有相同的宽度WN和不同的长度LL1和LL2。
晶体管NL1、NL2中的每个晶体管的栅极端子被配置为经由相应的可选择性激活缓冲器(例如，反相器)电路801、802接收电压VRO_SUPPLY。例如，晶体管NL1的栅极端子可以耦合到布置在节点54和56之间的反相器801的输出节点，该栅极端子可以在相应的输入节点801处接收控制信号F1。晶体管NL2的栅极端子可以耦合到布置在节点54和节点56之间的反相器802的输出节点，该栅极端子可以在相应的输入节点802处接收控制信号F2。因此，如果F1＝1并且F2＝0，则反相器级52’经由晶体管NF和NL2的串联布置进行操作，并且如果F1＝0并且F2＝1，则反相级52’经由晶体管NF和NL1的串联布置进行操作。由于晶体管NL1、NL2具有不同的长度，并且被设计为在不同的电流IOSC值处具有零偏置点，因此IOSC2≠IOSC1并且FOSC2≠FOSC1。
在如参考图8例示的一个或多个实施例中，偏置电路可以对应地被修改，提供并联布置的两个(或更多)电阻性n沟道MOS晶体管NLZ1、NLZ2以代替单个n沟道MOS晶体管NLZ。图9是这种修改的偏置电路500’的示例性电路图。晶体管NLZ1和NLZ2可以分别具有相同的宽度WN和不同的长度LL1和LL2。
晶体管NLZ1、NLZ2中的每个晶体管的栅极端子被配置为经由相应的可选择性激活缓冲器(或反相器)电路801、802接收电压VRO_SUPPLY。例如，晶体管NLZ1的栅极端子可以耦合到反相器801的输出节点，并且晶体管NLZ2的栅极端子可以耦合到反相器802的输出节点。
本领域技术人员应当理解，信号F1或信号F2可以根据所选择的振荡频率呈现高逻辑值(例如，1)。在一个或多个实施例中，可以并联地提供两个以上电阻性n沟道MOS晶体管，从而可以提供两个以上可选择的振荡频率。附加地或备选地，可以通过操作这种MOS晶体管的组合来选择振荡频率(例如，取决于控制信号F1、F2…的逻辑值的组合)。
因此，一个或多个实施例可以提供以下优点中的一个或多个优点：
-明确的设计方法，用于在振荡频率FOSC、功耗和最小***供电电压VDD,min之间获得良好的平衡；
-通过低侧n沟道晶体管的零点偏置获得的温度补偿；
-在维持温度补偿的同时，将振荡器电路调谐到一个以上频率的可能性；以及
-振荡器电路的快速启动/停止操作，无需使用附加的电路装置(例如，无需使用附加的振荡器)，因为在振荡器启动时，振荡频率可以在机制下，从而避免从振荡器电路接收输出信号的逻辑块出现超出规格频率的风险。
在不损害基本原理的情况下，在不脱离保护范围的情况下，细节和实施例可以相对于仅以示例方式描述的内容变化，甚至显著变化。
保护的范围由所附权利要求确定。
虽然已经参考说明性实施例描述了本发明，但是本描述不旨在被解释为限制意义。通过参考描述，本领域技术人员将清楚说明性实施例以及本发明的其他实施例的各种修改和组合。因此，所附权利要求旨在涵盖任何这种修改或实施例。

Claims (16)

1.一种环形振荡器电路，包括：
级联耦合反相器级的链，耦合在振荡器供电电压节点和基准电压节点之间，所述振荡器供电电压节点被配置为提供振荡器供电电压；
电流发生器电路，耦合在所述振荡器供电电压节点和***供电电压节点之间，所述***供电电压节点被配置为提供***供电电压，所述电流发生器电路被配置为将电流注入到所述振荡器供电电压节点中，
其中每个反相器级包括串联耦合在所述基准电压节点和相应的所述反相器级的输出节点之间的第一低侧晶体管和第二低侧晶体管，并且包括耦合在所述振荡器供电电压节点和相应的所述反相器级的所述输出节点之间的第一高侧晶体管，
其中每个反相器级的所述第一低侧晶体管和所述第一高侧晶体管具有相应的控制端子，所述相应的控制端子耦合到相应的所述反相器级的输入节点，以从其接收相应的反相器控制信号，并且
其中每个反相器级的所述第二低侧晶体管具有控制端子，所述控制端子耦合到所述振荡器供电电压节点以接收所述振荡器供电电压；以及
偏置电路，包括串联耦合在所述基准电压节点和所述振荡器供电电压节点之间的第一偏置控制晶体管和第二偏置控制晶体管，
其中所述第一偏置控制晶体管具有控制端子，所述控制端子被配置为接收振荡器控制信号，所述振荡器控制信号指示所述环形振荡器电路是处于活动操作状态还是处于非活动操作状态，
其中所述第二偏置控制晶体管具有控制端子，所述控制端子耦合到所述振荡器供电电压节点以接收所述振荡器供电电压，并且
其中所述第一偏置控制晶体管被配置为：响应于所述振荡器控制信号指示所述环形振荡器电路处于非活动操作状态，选择性地耦合所述基准电压节点和所述振荡器供电电压节点。
2.根据权利要求1所述的环形振荡器电路，其中所述第一低侧晶体管在导通状态中操作时的电导率比相应的所述第二低侧晶体管在导通状态中操作时的电导率高。
3.根据权利要求1所述的环形振荡器电路，其中所述第一低侧晶体管的导电沟道比相应的所述第二低侧晶体管的导电沟道短。
4.根据权利要求1所述的环形振荡器电路，
其中每个反相器级包括第二高侧晶体管，所述第二高侧晶体管串联耦合到在所述振荡器供电电压节点和相应的所述反相器级的所述输出节点之间的所述第一高侧晶体管，并且
其中所述第二高侧晶体管具有耦合到所述基准电压节点的控制端子。
5.根据权利要求4所述的环形振荡器电路，其中级联耦合反相器级的链中的最后一个反相器级的所述第二高侧晶体管具有被配置为接收所述振荡器控制信号的控制端子。
6.根据权利要求4所述的环形振荡器电路，其中所述第一高侧晶体管在导通状态中操作时的电导率比相应的所述第一低侧晶体管在导通状态中操作时的电导率高，并且比相应的所述第二低侧晶体管在导通状态中操作时的电导率高。
7.根据权利要求4所述的环形振荡器电路，其中所述第二高侧晶体管在导通状态中操作时的电导率比相应的所述第一低侧晶体管在导通状态中操作时的电导率高，并且比相应的所述第二低侧晶体管在导通状态中操作时的电导率高。
8.根据权利要求4所述的环形振荡器电路，其中所述第一高侧晶体管和所述第二高侧晶体管在导通状态中操作时的电导率比相应的所述第一低侧晶体管在导通状态中操作时的电导率高，并且比相应的所述第二低侧晶体管在导通状态中操作时的电导率高。
9.根据权利要求4所述的环形振荡器电路，其中所述第一高侧晶体管的导电沟道比相应的所述第一低侧晶体管的导电沟道短，并且比相应的所述第二低侧晶体管的导电沟道短。
10.根据权利要求4所述的环形振荡器电路，其中所述第二高侧晶体管的导电沟道比相应的所述第一低侧晶体管的导电沟道短，并且比相应的所述第二低侧晶体管的导电沟道短。
11.根据权利要求4所述的环形振荡器电路，其中所述第一高侧晶体管和所述第二高侧晶体管的导电沟道比相应的所述第一低侧晶体管的导电沟道短，并且比相应的所述第二低侧晶体管的导电沟道短。
12.根据权利要求1所述的环形振荡器电路，还包括输出控制晶体管，所述输出控制晶体管耦合在所述环形振荡器电路的输出节点和所述基准电压节点之间。
13.根据权利要求12所述的环形振荡器电路，
其中所述输出控制晶体管具有被配置为接收所述振荡器控制信号的控制端子，并且
其中所述输出控制晶体管被配置为：响应于所述振荡器控制信号指示所述环形振荡器电路处于非活动操作状态，选择性地耦合所述基准电压节点和所述环形振荡器电路的所述输出节点。
14.根据权利要求1所述的环形振荡器电路，其中每个反相器级包括并联布置的多个所述第二低侧晶体管，其中并联布置的所述第二低侧晶体管在导通状态中操作时具有不同的电导率值，并且其中并联布置的所述第二低侧晶体管具有相应的控制端子，所述相应的控制端子根据相应的频率选择信号而选择性地能够耦合到所述振荡器供电电压节点。
15.根据权利要求14所述的环形振荡器电路，其中所述偏置电路包括并联布置的多个所述第二偏置控制晶体管，其中并联布置的所述第二偏置控制晶体管在导通状态中操作时具有不同的电导率值，并且其中并联布置的所述第二偏置控制晶体管具有相应的控制端子，所述相应的控制端子根据所述相应的频率选择信号而选择性地能够耦合到所述振荡器供电电压节点。
16.根据权利要求1所述的环形振荡器电路，其中所述偏置电路包括并联布置的多个所述第二偏置控制晶体管，其中并联布置的所述第二偏置控制晶体管在导通状态中操作时具有不同的电导率值，并且其中并联布置的所述第二偏置控制晶体管具有相应的控制端子，所述相应的控制端子根据所述相应的频率选择信号而选择性地能够耦合到所述振荡器供电电压节点。
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