CN115482868A - 存储器结构和存储器版图 - Google Patents

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Abstract

本申请实施例提供一种存储器结构和存储器版图，包括：存储阵列，且每一存储阵列都包括多个存储单元；读写转换电路，设置在第一方向上的相邻两个存储阵列之间，读写转换电路在第二方向上排列，且具有第二方向上的对称轴，用于将外部数据写入存储单元，或将存储单元的数据读出；感测放大电路，根据对称轴对称设置在相邻两个存储阵列之间，且耦合相邻存储阵列的存储单元；偏压触点结构，设置在读写转换电路之间的间隙中，用于设置偏压触点结构所在阱区的偏置电压；其中，在第一方向上，与偏压触点结构相邻的感测放大电路与读写转换电路的距离和与偏压触点结构的距离相等；以平衡设置在存储阵列之间的不同感测放大器中MOS管的体偏置电压。

Description

存储器结构和存储器版图
技术领域
本申请涉及半导体存储器结构设计领域，特别涉及一种存储器结构和存储器版图。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)通过向存储单元的电容器中存储电荷以完成对存储器的数据写入操作，通过读取存储单元的电容器中的电荷以完成对存储器的数据读出操作。
在DRAM中，存储单元连接至位线BL和互补位线BLB，在执行数据读出操作的过程中，感测放大器用于读出位线BL的电压和互补位线BLB的电压，并放大位线BL和互补位线BLB之间的电压差。
然而申请人发现，相关技术中偏置电压供给点位于读写转换电路两侧，相邻偏置电压供给点位之间的间距大，对于设置在存储单元之间的不同感测放大器的MOS管结构，位于中间区域的MOS管距离偏置电压供给点位的距离较远，导致中间区域的MOS管的体偏置电压相较于边缘部位的MOS管的体偏置电压，存在较大误差，从而影响感测放大器整体的放大能力；另外，不同位置的读写转换电路的体偏置电压可能也不相同，进而降低DRAM性能。
发明内容
本申请实施例提供一种存储器结构和存储器版图，以平衡设置在存储阵列之间的不同感测放大器中MOS管的体偏置电压。
为解决上述技术问题，本申请实施例提供了一种存储器结构，包括：存储阵列，且每一存储阵列都包括多个存储单元；读写转换电路，设置在第一方向上的相邻两个存储阵列之间，读写转换电路在第二方向上排列，且具有第二方向上的对称轴，用于将外部数据写入存储单元，或将存储单元的数据读出，第一方向和第二方向相互垂直；感测放大电路，根据对称轴对称设置在相邻两个存储阵列之间，且耦合相邻存储阵列的存储单元，用于感测存储单元电压并且输出对应于存储单元电压的逻辑1或0；偏压触点结构，设置在读写转换电路之间的间隙中，用于设置偏压触点结构所在阱区的偏置电压；其中，在第一方向上，与偏压触点结构相邻的感测放大电路与读写转换电路的距离和与偏压触点结构的距离相等。
与相关技术相比，偏压触点接触结构设置在读写转换电路之间的间隙中，从而减小了偏压触点结构与不同感测放大电路中MOS管的距离，从而避免中间区域的感测放大电路结构的MOS管的体偏置电压相较于边缘部位的MOS管的体偏置电压存在偏差，以平衡设置在存储阵列之间的不同感测放大器中MOS管的体偏置电压；通过不同位置的偏压触点结构提供衬底偏压，以降低MOS管的衬底体电阻，降低了MOS管的闩锁风险。另外，与偏压触点结构相邻的感测放大电路与读写转换电路的距离和与偏压触点结构的距离相等，从而保证设置在读写转换电路两侧的不同感测放大电路中对应的MOS管的环境一致，以平衡不同感测放大器中对应的MOS管的器件特性，进而提高DRAM的稳定性。
另外，在第二方向上，相邻偏压触点结构之间的距离相等。
另外，读写转换电路中MOS管结构包括：第一有源区，设置在半导体基底的阱区中，且在第二方向上延伸；栅极结构，间隔设置在第一有源区上，在第一方向上延伸，且延伸方向与感测放大电路中MOS管栅极结构的延伸方向相同；栅极扩展结构，设置在第一有源区上的栅极结构边缘，且在第二方向上延伸，栅极扩展结构与栅极结构围成环形栅极结构；在第一方向上，与栅极扩展结构相邻的感测放大电路中MOS管的栅极结构与栅极扩展结构的距离相等；导电接触结构，设置在相邻两个栅极结构之间间隙的第一有源区上，导电接触结构顶部表面的高度高于栅极结构顶部表面的高度。
另外，偏压触点结构包括：掺杂区，设置在阱区中，掺杂区掺杂的离子类型与阱区掺杂的离子类型相同，且掺杂区掺杂的离子浓度大于阱区掺杂的离子浓度；第二有源区，设置在掺杂区中；隔离区，环绕设置在第二有源区的边缘；第一均衡结构，间隔设置在第二有源区上，且第一均衡结构在第二方向上的长度小于第一均衡结构在第一方向上的长度；第二均衡结构，设置在第二有源区和隔离区上，在第二方向上延伸，且位于第一均衡结构边缘，并与第一均衡结构围成环形均衡结构；在第一方向上，环形均衡结构的外侧面的长度与环形栅极结构的外侧面的长度相同；偏压接触结构，设置在相邻两个第一均衡结构之间间隙的第二有源区上，偏压接触结构顶部表面的高度高于第一均衡结构顶部表面的高度。
另外，与偏压触点结构相邻的感测放大电路中有源区与第一有源区的距离和与第二有源区的距离相等；与偏压触点结构相邻的感测放大电路中栅极结构与栅极扩展结构的距离和与第二均衡结构的距离相等。通过保证与偏压触点结构相邻的感测放大电路中有源区与第一有源区的距离和与第二有源区的距离相等，保证设置在读写转换电路间隙中的偏压触点结构不改变感测放大电路中MOS管有源区的环境；通过保证与偏压触点结构相邻的感测放大电路中栅极结构与栅极扩展结构的距离和与第二均衡结构的距离相等，保证设置在读写转换电路间隙中的偏压触点结构不改变感测放大电路中MOS管栅极结构的环境，从而保证新增偏压触点结构后，设置在读写转换电路两侧的感测放大电路中MOS管的环境仍保持一致。
另外，相邻间隔设置的第一均衡结构之间的间隔相同。
另外，第二均衡结构在第一方向上的长度与第一均衡结构在第二方向上的长度相同。
另外，第一均衡结构的材料与第二均衡结构的材料一致，且第一均衡结构顶部表面的高度与第二均衡结构顶部表面的高度一致，第一均衡结构的厚度与第二均衡结构的厚度一致。通过保证第一均衡结构和第二均衡结构的材料一致、厚度一致且高度一致，使得第一均衡结构和第二均衡结构可以在同一工艺步骤中形成。
另外，第一均衡结构的材料、第二均衡结构的材料与栅极结构的材料一致。通过保证第一均衡结构、第二均衡结构和栅极结构的材料一致，使得第一均衡结构、第二均衡结构和栅极结构可以在同一工艺步骤中形成。
另外，偏压接触结构填充环形均衡结构。
另外，在第一方向上，偏压接触结构的长度大于第一均衡结构的长度，且部分偏压接触结构还位于第二均衡结构的顶部表面，并与第二均衡结构相接触。
另外，偏压接触结构和导电接触结构的材料相同。通过保证偏压接触结构和导电接触结构的材料一致，使得偏压接触结构和导电接触结构可以在同一工艺步骤中形成。
另外，感测放大电路包括：第一NMOS区域电路，耦合相邻存储器阵列中的存储单元；第二NMOS区域电路，耦合相邻存储器阵列中的存储单元；第一PMOS区域电路，耦合相邻存储器阵列中一的存储单元；第二PMOS区域电路，耦合相邻存储器阵列中的存储单元。
另外，存储器结构还包括：均衡电路，根据对称轴对称设置在相邻两个存储阵列之间，且电连接感测放大电路，用于均衡感测放大电路耦合存储单元线路的电压；输入/输出电路，根据对称轴对称设置在相邻两个存储阵列之间，且电连接相邻存储器阵列的存储单元，用于选择存储器阵列中的存储单元。
本申请实施例还提供了一种存储器版图，包括：存储阵列版图；读写转换电路版图，设置在第一方向上的相邻两个存储阵列版图之间，读写转换电路版图在第二方向上排列，且在第二方向上具有对称轴，第一方向和第二方向垂直；感测放大电路版图，基于对称轴，对称设置在相邻两个存储阵列版图之间；偏压触点结构版图，设置在读写转换电路版图之间的间隙中；在第一方向上，与偏压触点结构版图相邻的感测放大电路版图与读写转换电路版图之间的距离和与偏压触点结构版图之间的距离相等。
另外，读写转换电路版图在第二方向上，相邻偏压触点结构版图之间的距离相等。
另外，第一有源图案，设置在半导体基底的阱区中，且在第二方向上延伸；栅极图案，间隔设置在第一有源图案上，且在第一方向上延伸，且延伸方向与感测放大电路版图中MOS管的栅极图案的延伸方向相同；栅极扩展图案，设置在第一有源图案上的栅极图案边缘，且在第二方向上延伸，栅极扩展图案与栅极图案围成第一封闭环；在第一方向上，与栅极扩展图案相邻的感测放大电路版图中的栅极图案与栅极扩展图案的距离相等；导电接触图案，设置在相邻两个栅极图案之间间隙的第一有源图案上。
另外，偏压触点结构版图包括：掺杂图案，设置在阱区中；第二有源图案，设置在掺杂图案中，且在第二方向上延伸；隔离图案，环绕设置在第二有源图案的边缘；第一均衡图案，间隔设置在第二有源图案上，且第一均衡图案在第二方向上的长度小于第一均衡图案在第一方向上的长度；第二均衡图案，设置在第二有源图案和隔离图案上，在第二方向上延伸，且位于第一均衡图案边缘，并与第一均衡图案围成第二封闭环；在第一方向上，第一封闭环的外侧面的长度和第二封闭环的外侧面的长度相同；偏压接触图案，设置在相邻两个第一均衡图案之间间隙的第二有源图案上。
另外，与偏压触点结构版图相邻的感测放大电路版图中有源图案与第一有源图案的距离和与第二有源图案的距离相等；与偏压触点结构版图相邻的感测放大电路版图中栅极图案与栅极扩展图案的距离和与第二均衡图案的距离相等。
另外，相邻间隔设置的第一均衡版图之间的间隔相同。
另外，第二均衡图案在第一方向上的长度与第一均衡图案在第二方向上的长度相同。
另外，在第一方向上，偏压接触图案的长度大于第一均衡图案的长度，且部分偏压接触图案还位于第二均衡图案的顶部表面，并与第二均衡图案相接触。
另外，感测放大电路版图包括：第一NMOS区版图、第二NMOS版图、第一PMOS区版图和第二PMOS区版图。
另外，存储器版图还包括：均衡电路版图，基于对称轴设置在相邻两个存储阵列版图之间；输入/输出电路版图，基于对称轴设置在相邻两个存储阵列版图之间。
与相关技术相比，通过保证与相邻的感测放大电路版图中有源图案与第一有源图案的距离和与第二有源图案的距离相等，保证设置在读写转换电路版图间隙中的偏压触点结构版图不改变两侧不同感测放大电路版图中有源图案的环境；通过保证与相邻的感测放大电路版图中栅极图案与栅极扩展图案的距离和与第二均衡图案的距离相等，保证设置在读写转换电路版图间隙中的偏压触点结构版图不改变两侧不同感测放大电路版图中栅极图案的环境。
附图说明
图1为存储器的结构示意图；
图2为本申请一实施例提供的存储器结构的结构示意图；
图3为本申请一实施例提供的读写转换电路的结构示意图；
图4为本申请一实施例提供的偏压触点结构的结构示意图；
图5为本申请一实施例提供的偏压触点结构的剖面结构示意图；
图6为本申请一实施例提供的读写转换电路和偏压触点结构的组合结构示意图；
图7为本申请一实施例提供的存储器结构的布局方式示意图；
图8为本申请另一实施例提供的存储器版图的结构示意图；
图9为本申请另一实施例提供的存储器版图的布局示意图。
具体实施方式
参考图1，在存储器的结构中，每个存储阵列101中都包含多个存储单元111，存储单元111是一单元晶体管和一单元电容器构成的1T1C(1transistor 1capacitance)结构，读写转换电路200、感测放大电路300、均衡电路400、输入/输出电路500设置在相邻存储阵列之间。
其中，单元晶体管中源漏的一个端子连接单元电容器，另一个端子连接位线BL/互补位线BLB，字线WL连接单元晶体管的栅极，用于选择导通相应单元晶体管的栅极，使单元电容器与位线BL/互补位线BLB连接，从而实现将位线BL/互补位线BLB中的电信号写入单元电容器中，或实现将单元电容器中的电信号读出到位线BL/互补位线BLB中。
均衡电路400连接位线BL和互补位线BLB，用于在预充电阶段，均衡位线BL和互补位线BLB之间的电压。
输入/输出电路500包括：输入/输出晶体管，输入/输出晶体管源漏的一个端子连接位线BL/互补位线BLB，另一个端子连接本地数据线Local I/O，栅极用于接收选择信号，并根据选择信号，选择导通与选择信号相应的位线BL/互补位线BLB，以使位线BL/互补位线BLB与本地数据线Local I/O连接，从而实现位线BL/互补位线BLB与本地数据线Local I/O的数据传递。
本地数据线Local I/O通过读写转换电路200连接全局数据线Global I/O，从而实现将外部数据或本地感测放大器(置于读写转换电路200中)中的数据传输到本地数据线Local I/O中，或将本地数据线Local I/O中的数据输出至全局数据线Global I/O中。
感测放大电路300连接在位线BL和互补位线BLB之间，当单元电容器中的电信号读出到位线BL/互补位线BLB时，由于单元电容器和位线BL/互补位线BLB的电荷共享，位线BL/互补位线BLB的电压由预充电电压进行增大或者减小一电压变化量△V，感测放大电路300用于响应于第一控制信号PCS和第二控制信号NCS读出并放大位线BL和互补位线BLB之间的电压变化量△V。
其中，偏置电压供给点位于读写转换电路200在长度方向上的相对两侧，相邻偏置电压供给点位之间的间距大，对于设置在存储单元111之间的不同感测放大器的MOS管结构，位于中间区域的MOS管距离偏置电压供给点位的距离较远，导致中间区域的MOS管的体偏置电压相较于边缘部位的MOS管的体偏置电压，存在较大误差，从而影响感测放大器整体的放大能力；另外，不同位置的读写转换电路的所需的偏置电压可能也不相同，进而降低DRAM性能。
为解决上述问题，本申请实施例提供了一种存储器结构和存储器版图，包括：存储阵列，且每一存储阵列都包括多个存储单元；读写转换电路，设置在第一方向上的相邻两个存储阵列之间，读写转换电路在第二方向上排列，且具有第二方向上的对称轴，用于将外部数据写入存储单元，或将存储单元的数据读出，第一方向和第二方向相互垂直；感测放大电路，根据对称轴对称设置在相邻两个存储阵列之间，且耦合相邻存储阵列的存储单元，用于感测存储单元电压并且输出对应于存储单元电压的逻辑1或0；偏压触点结构，设置在读写转换电路之间的间隙中，用于设置偏压触点结构所在阱区的偏置电压；其中，在第一方向上，与偏压触点结构相邻的感测放大电路与读写转换电路的距离和与偏压触点结构的距离相等。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图2为本实施例提供的存储器结构的结构示意图，图3为本实施例提供的读写转换电路的结构示意图，图4为本实施例提供的偏压触点结构的结构示意图，图5为本实施例提供的偏压触点结构的剖面结构示意图，图6为本实施例提供的读写转换电路和偏压触点结构的组合结构示意图，图7为本实施例提供的存储器结构的布局方式示意图；以下结合附图对本实施例提供的存储器结构作进一步详细说明，具体如下：
参考图2，存储器结构，包括：
存储阵列101，且每一存储阵列101中都包括多个存储单元111(参考图1)；
读写转换电路200，设置在第一方向X上的相邻两个存储阵列101之间，读写转换电路200在第二方向Y上排列，且具有第二方向上的对称轴AA1，用于将外部数据写入存储单元111(参考图1)，或将存储单元111的数据读出；其中，第一方向X和第二方向Y相互垂直，需要说明的是，本实施例中“外部数据”包括但不限于全局数据线Global I/O(参考图1)和本地感测放大器(参考图1，置于读写转换电路200中)中的数据。
感测放大电路300，根据对称轴AA1对称设置在相邻两个存储阵列101之间，且耦合相邻存储阵列101的存储单元111(参考图1)，用于感测存储单元111(参考图1)电压并且输出对应于存储单元111(参考图1)的逻辑1或逻辑0。
需要说明的是，在相邻存储阵列101的间隙中，读写转换电路200和感测放大电路300的结构在第二方向Y上排列，即第二方向Y上，排列有多个读写转换电路200和感测放大电路300。
偏压触点结构600，设置在读写转换电路200之间的间隙中，用于设置偏压触点结构600所在阱区的偏置电压，偏压触点接触结构600设置在读写转换电路200之间的间隙中，从而减小了偏压触点结构600与不同感测放大电路300中MOS管的距离，从而避免中间区域的感测放大电路结构的MOS管的体偏置电压相较于边缘部位的MOS管的体偏置电压存在偏差，以平衡设置在存储阵列101之间的不同感测放大器中MOS管的体偏置电压；通过不同位置的偏压触点结构600提供衬底偏压，以降低MOS管的衬底的体电阻，降低了MOS管的闩锁风险。
需要说明的是，在本实施例中，读写转换电路200里的MOS管都为NMOS结构，且偏压触点结构600、读写转换电路200以及感测放大电路300中的NMOS设置在同一阱区中；在其他实施例中，读写转换电路里的MOS管还可以为PMOS结构，相应地，偏压触点结构、读写转换电路以及感测放大电路中的PMOS设置在同一阱区中。
在第一方向X上，与偏压触点结构600相邻的感测放大电路300与读写转换电路200的距离s1和与偏压触点结构600的距离s2相等；通过设置s1＝s2，以保证设置在读写转换电路200两侧的不同感测放大电路300中MOS管的环境一致，以平衡不同感测放大器中MOS管的器件特性，进而提高DRAM的稳定性。
在本实施例中，在第二方向Y上，相邻偏压触点结构600之间的距离d2相等；在其他实施例中，偏压触点结构之间的距离也可以根据感测放大电路中的MOS管结构进行差异设置。
本实施例以读写转换电路200中的MOS管为N型MOS管进行具体说明，并不构成对本实施例的限定，在其他实施例中，读写转换电路中的MOS管可以为P型MOS管。
具体地，参考图3，读写转换电路200中MOS管结构，包括：
第一有源区202，设置在半导体基底的阱区201中，且在第二方向Y上延伸。
栅极结构203，间隔设置在第一有源区202上，且在第一方向X上延伸，且延伸方向与感测放大电路300中MOS管栅极结构的延伸方向相同。
读写转换电路200的栅极结构203在第一方向上延伸，且读写转换电路200具有第二方向Y上的对称轴AA1，通过设置读写转换电路200中MOS管的栅极结构203的延伸方向与感测放大电路300中MOS管的栅极结构的延伸方向一致，进一步保证位于读写转换电路200两侧的感测放大电路300中对应MOS管的栅极结构与读写转换电路200中MOS管的栅极结构203的距离相等，从而平衡位于读写转换电路200两侧的感测放大器的器件特性，进而提高DRAM的稳定性。
栅极扩展结构204，设置在第一有源区202上的栅极结构203边缘，且在第二方向Y上延伸，栅极扩展结构204与栅极结构203围成环形栅极结构206，在第一方向X上，与栅极扩展结构204相邻的感测放大电路300中MOS管的栅极结构与栅极扩展结构204的距离d0(参考图6)相等；通过在栅极结构203边缘形成栅极扩展结构204，栅极扩展结构204与栅极结构203共同形成环形栅极结构206，栅极扩展结构204在第二方向Y上延伸，即栅极扩展结构204与相邻的感测放大电路300平行设置，保证相邻的任意位置的感测放大电路300中MOS管的栅极结构与栅极扩展结构204的距离相等。
在本实施例中，栅极扩展结构204的材料与栅极结构203的材料一致，且栅极扩展结构204顶部表面的高度与栅极结构203顶部表面的高度一致，栅极扩展结构204的厚度与栅极结构203的厚度一致；通过保证栅极扩展结构204和栅极结构203的材料一致、厚度一致且高度一致，使得栅极扩展结构204和栅极结构203可以在同一工艺步骤中形成。
导电接触结构205，设置在相邻两个栅极结构203之间间隙的第一有源区202上，导电接触结构205顶部表面的高度高于栅极结构203顶部表面的高度，栅极结构203两侧的第一有源区202分别作为MOS管的源极和漏极，导电接触结构205的一端电连接栅极结构203两侧的第一有源区202，另一端用于将第一有源区202的信号导出。
在本实施例中，导电接触结构205与栅极扩展结构204相互绝缘设置。
在一个例子中，导电接触结构205在第一方向X上延伸，且导电接触结构205与环形栅极结构206之间不接触，通过分立设置的导电接触结构205和环形栅极结构206，使导电接触结构205与栅极扩展结构204之间相互绝缘。
在另一个例子中，读写转换电路200还包括：隔离结构，位于环形栅极结构206的环内侧壁，导电接触结构205填充环形栅极结构206的剩余空隙，从而通过隔离结构使导电接触结构205与栅极扩展结构204相互绝缘。
具体地，参考图4和图5，图5为图4中沿BB1方向的剖面示意图，偏压触点结构600，包括：
掺杂区220，设置在阱区201中；掺杂区220掺杂的离子类型与阱区201掺杂的离子类型相同，且掺杂区220掺杂的离子浓度大于阱区201掺杂的离子浓度。
第二有源区212，设置在掺杂区220中。
隔离区230(参考图5)，环绕设置在第二有源区212的边缘。
第一均衡结构213，间隔设置在第二有源区212上，且第一均衡结构213在第二方向Y上的长度小于第一均衡结构213在第一方向X上的长度。
第二均衡结构214，设置在第二有源区212和隔离区230(参考图5)上，在第二方向Y上延伸，且位于第一均衡结构213边缘，并与第一均衡结构213围成环形均衡结构216。
在本实施例中，在第一方向X上，环形均衡结构216外侧面的长度s4(参考图4)与环形栅极结构206的外侧面的长度s3(参考图3)相同。
在一个例子中，第一均衡结构213在第一方向X上的长度为dx，第二均衡结构214在第一方向X上的长度dz与第一均衡结构213在第二方向Y上的长度dy相同，且dx大于dy。
在一个例子中，第一均衡结构213的材料与第二均衡结构213的材料一致、第一均衡结构213顶部表面的高度与第二均衡结构214顶部表面的高度一致，第一均衡结构213的厚度与第二均衡结构213的厚度一致；通过保证第一均衡结构213和第二均衡结构214的材料一致、厚度一致且高度一致，使得第一均衡结构213和第二均衡结构214可以在同一工艺步骤中形成。
进一步地，在一个例子中，第一均衡结构213的材料、第二均衡结构214的材料与栅极结构203的材料一致，通过保证第一均衡结构213和第二均衡结构214的材料与栅极结构203的材料一致，使得环形栅极结构206与环形均衡结构216可以在同一工艺步骤中形成。
偏压接触结构215，设置在相邻两个第一均衡结构213之间间隙的第二有源区212上，偏压接触结构215顶部表面的高度高于第一均衡结构213顶部表面的高度。
具体地，在第一方向X上，偏压接触结构215的长度大于第一均衡结构213的长度，且部分偏压接触结构215还位于第二均衡结构214的顶部表面，并与第二均衡结构相接触。通过设置偏压接触结构215与第二均衡结构214相接触，即偏压接触结构215还间接与第一均衡结构213相接触，即偏压接触结构215还用于平衡环形均衡结构216的电压，避免环形均衡结构216处于浮空状态。
在一个例子中，偏压接触结构215和导电接触结构205的材料相同，使得偏压接触结构215和导电接触结构205可以在同一工艺步骤中形成。
参考图6，感测放大电路300中MOS管的栅极结构延伸方向与读写转换电路200中MOS管的栅极结构的延伸方向相同；感测放大电路300基于读写转换电路200的对称轴AA1设置，即不同感测放大电路300中的MOS管基于读写转换电路200的对称轴AA1设置，从而保证设置在读写转换电路200两侧的感测放大电路300中对应MOS管的环境一致；需要说明的是，在本实施例中，“环境”相同指周围相同材料构成半导体结构的尺寸、距离和排布方式等特征相同。
对于读写转换电路200中的MOS管结构，在第一方向X上，与读写转换电路200中MOS管结构相邻的感测放大电路300中MOS管的有源区与第一有源区202的距离相等。
具体地，第一有源区202距离两侧感测放大电路300中有源区的距离为d1，且第一有源区202任意边缘位置距离两侧感测放大电路300中有源区的距离相等；栅极扩展结构204距离两侧感测放大电路300中栅极结构的距离为d0，且栅极扩展结构204任意边缘位置距离两侧感测放大电路300中栅极结构的距离相等，以保证位于读写转换电路200两侧的感测放大电路中不同MOS管的栅极结构的环境一致；另外，相邻间隔设置的栅极结构203之间的间隔d5相同。
对于偏压触点结构600，在第一方向X上，与偏压触点结构600相邻的感测放大电路300中MOS管的有源区与第二有源区212的距离相等。
具体地，第二有源区212距离两侧感测放大电路300中有源区的距离为d4，且第二有源区212任意边缘位置距离两侧感测放大电路300中有源区的距离相等。
进一步地，与偏压触点结构600相邻的感测放大电路300中有源区与第一有源区202的距离d1和与第二有源区212的距离d4相等，即d1＝d4；通过保证相邻感测放大电路300中有源区与第二有源区212的距离d4和与第一有源区202的距离d1相等，保证设置在读写转换电路200间隙中的偏压触点结构600不改变感测放大电路300中有源区的环境。
第二均衡结构214距离两侧感测放大电路300中栅极结构的距离为d3，且第二均衡结构214任意边缘位于距离两侧感测放大电路300中栅极结构的距离相等，以保证位于偏压触点结构600两侧的感测放大电路300中不同MOS管的栅极结构的环境一致；另外，相邻间隔设置的第一均衡结构213之间的间隔d6相同。
进一步地，与偏压触点结构600相邻的感测放大电路300中栅极结构与栅极扩展结构204的距离d0和与第二均衡结构214的距离d3相等，即d0＝d3；通过保证相邻感测放大电路300中栅极结构与栅极扩展结构204的距离和与第二均衡结构214的距离相等，保证设置在读写转换电路200间隙中的偏压触点结构600不改变感测放大电路300中栅极结构的环境。
参考图7，在本实施例中，感测放大电路300包括：
第一NMOS区域310电路，耦合相邻存储阵列101中的存储单元111(参考图1)，第二NMOS区域320电路，耦合相邻存储阵列101中的存储单元111(参考图1)，第一PMOS区域301电路，耦合相邻存储阵列101中的存储单元111(参考图1)，第二PMOS区域302电路，耦合相邻存储阵列101中的存储单元111(参考图1)；其中，位于读写转换电路200两侧的感测放大电路300中的第一NMOS区域310电路根据对称轴AA1对称设置，位于读写转换电路200两侧的感测放大电路300中的第二NMOS区域320电路根据对称轴AA1对称设置，位于读写转换电路200两侧的感测放大电路300中的第一PMOS区域301电路根据对称轴AA1对称设置，位于读写转换电路200两侧的感测放大电路300中的第二PMOS区域302电路根据对称轴AA1对称设置。
继续参考图7，感测放大电路300还包括：均衡电路400，根据对称轴AA1对称设置在相邻两个存储阵列101之间，且电连接感测放大电路300，用于均衡感测放大电路300耦合存储单元111(参考图1)线路的电压；输入/输出电路500，根据对称轴AA1对称设置在相邻两个存储阵列101之间，且电连接相邻存储阵列101的存储单元111，用于选择存储阵列101中的存储单元111，在存储器执行写操作时，将本地数据线Local I/O上的数据传到位线BL上，进而写入存储单元111；在存储器执行读操作时，将位线BL上的数据传到本地数据线Local I/O，进而读出存储器。
对于感测放大电路300、均衡电路400、输入/输出电路500和读写转换电路200的排布，读写转换电路200设置在相邻两个存储阵列101间隙的中间部位，且读写转换电路200具有对称轴AA1，设置在读写转换电路200两侧的感测放大电路中的第一NMOS区域310电路、第二NMOS区域320电路、第一PMOS区域301电路、第二PMOS区域302电路、均衡电路400和输入/输出电路500分别基于对称轴AA1对称设置在读写转换电路200的两侧。
具体地，在一个排布方式中，参考图7中P1和P2所示的排布方式，第一NMOS区域310电路、第二NMOS区域320电路、第一PMOS区域301电路和第二PMOS区域302电路交替排布在读写转换电路200的一侧，均衡电路400和输入/输出电路500可以位于第一NMOS区域310电路、第二NMOS区域320电路、第一PMOS区域301电路和第二PMOS区域302电路之间的任意位置，位于同侧的均衡电路400作为一个感测放大电路300的均衡电路400(参考图1)。
在一个排布方式中，参考图7中P3和P4所示的排布方式，第一NMOS区域310电路和第二NMOS区域320电路位于第一PMOS区域301电路和第二PMOS区域302电路之间，或者第一PMOS区域301电路和第二PMOS区域302电路位于第一NMOS区域310电路和第二NMOS区域320电路之间，均衡电路400和输入/输出电路500可以位于第一NMOS区域310电路、第二NMOS区域320电路、第一PMOS区域301电路和第二PMOS区域302电路之间的任意位置，位于同侧的均衡电路400作为一个感测放大电路300的均衡电路400(参考图1)。
需要说明的是，在图7所示的排布方式中，仅给出了读写转换电路200一侧的感测放大电路300的排布示意图，读写转换电路200另一侧的感测放大电路基于对称轴AA1与所示感测放大电路300的排布方式对称排布。
与相关技术相比，偏压触点接触结构设置在读写转换电路之间的间隙中，从而减小了偏压触点结构与不同感测放大电路中MOS管的距离，从而避免中间区域的感测放大电路结构的MOS管的体偏置电压相较于边缘部位的MOS管的体偏置电压存在偏差，以平衡设置在存储阵列之间的不同感测放大器中MOS管的体偏置电压；通过不同位置的偏压触点结构提供衬底偏压，以降低MOS管的衬底的体电阻，降低了MOS管的闩锁风险。另外，与偏压触点结构相邻的感测放大电路与读写转换电路的距离和与偏压触点结构的距离相等，从而保证设置在读写转换电路两侧的不同感测放大电路中对应的MOS管的环境一致，以平衡不同感测放大器中对应的MOS管的器件特性，进而提高DRAM的稳定性。
本申请另一实施例还提供了一种存储器版图，包括：存储阵列版图；读写转换电路版图，设置在第一方向上的相邻两个存储阵列版图之间，读写转换电路版图在第二方向上排列，且在第二方向上具有对称轴，第一方向和第二方向垂直；感测放大电路版图，基于对称轴，对称设置在相邻两个存储阵列版图之间；偏压触点结构版图，设置在读写转换电路版图之间的间隙中；在第一方向上，与偏压触点结构版图相邻的感测放大电路版图与读写转换电路版图之间的距离和与偏压触点结构版图之间的距离相等。
图8为本实施例提供的存储器版图的结构示意图，图9为本实施例提供的存储器版图的布局示意图，以下结合附图对本实施例提供的存储器版图作进一步详细说明，具体如下：
参考图8，存储器版图，包括：
存储阵列版图601，在第二方向Y上延伸，存储阵列版图601用于形成存储阵列101(参考图1)。
读写转换电路版图700，设置在第一方向X上的相邻两个存储阵列版图601之间，读写转换电路版图700在第二方向Y上排列，且在第二方向Y上具有对称轴AA1，第一方向X和第二方向Y垂直，读写转换电路版图700用于形成读写转换电路200(参考图1)。
感测放大电路版图800，基于对称轴AA1，对称设置在相邻两个存储阵列版图601之间，其中，感测放大电路版图800中栅极图案802的延伸方向与读写转换电路版图700中栅极图案702的延伸方向相同。
需要说明的是，图中给出的只是感测放大电路版图800的部分示意图，是与读写转换电路版图700相邻的部分MOS版图，本领域技术人员了解，感测放大电路版图800中还包括其他结构，使得通过存储器版图形成的存储器得以正常运行。
偏压触点结构版图900，设置在读写转换电路版图700之间的间隙中，用于形成偏压触点接触结构200(参考图2)。
需要说明的是，在第二方向Y上，本实施例只体现出一偏压触点结构版图900和读写转换电路版图700的示意图，在第二方向Y上，还包括多个读写转换电路版图700和偏压触点结构版图900，以及相应位于读写转换电路版图700和偏压触点结构版图900两侧的感测放大电路版图800。
在第一方向X上，与偏压触点结构版图900相邻的感测放大电路版图800与读写转换电路版图700之间的距离和与偏压触点结构版图900之间的距离相等。
参考图9，在本实施例中，相邻偏压触点结构版图900之间的距离l2相等。
需要说明的是，图8并未体现均衡电路版图和输入/输出电路版图的结构，本领域技术人员基于上述实施例的论述，应当理解在本实施例中，存储器版图中还包括：均衡电路版图，基于对称轴AA1设置在相邻两个存储阵列版图601之间，用于形成均衡电路400(参考图1)，输入/输出电路版图，基于对称轴AA1设置在相邻两个存储阵列版图601之间，用于形成输入/输出电路500(参考图1)。
具体地，读写转换电路版图700，包括：
第一有源图案701，设置在半导体基底的阱区中，且在第二方向Y上延伸，用于形成第一有源区202(参考图3)。
栅极图案702，间隔设置在第一有源图案701上，且在第一方向X上延伸，且延伸方向与感测放大电路版图800中MOS管的栅极图案802的延伸方向相同，用于形成栅极结构203(参考图3)。
栅极扩展图案704，设置在第一有源图案601上的栅极图案702边缘，且在第二方向上延伸，栅极扩展图案704与栅极图案703围成第一封闭环705，在第一方向上，与所述栅极扩展图案704相邻的感测放大电路版图800中的栅极图案802与栅极扩展图案704的距离相等。
导电接触图案703，设置在相邻两个栅极图案702之间间隙的第一有源图案701上，用于形成导电接触结构205(参考图3)。
在本实施例中，导电接触图案703与栅极扩展图案704相互绝缘还设置。
在一个例子中，参考图7，导电接触图案703在第一方向X上延伸，且导电接触图案703与封闭环705之间不接触，通过分立设置的导电接触图案703和封闭环705，使导电接触图案703与栅极扩展图案704相互绝缘。
在另一例子中，读写转换电路图案还包括，隔离图案，位于封闭环的环内侧壁，导电接触图案填充封闭环的还剩余空隙，从而通过隔离图案使导电接触图案703与栅极扩展图案704相互绝缘。
偏压触点结构版图900，包括：
掺杂图案，设置在阱区中，用于形成掺杂区220(参考图4)。
第二有源图案711，设置在掺杂图案中，且在第二方向Y上延伸，用于形成第二有源区212(参考图4)。
隔离图案(未图示)，环绕设置在第二有源图案711的边缘，用于形成隔离层230(参考图5)。
第一均衡图案712，间隔设置在第二有源图案711上，且第一均衡图案717在第二方向Y上的长度小于第一均衡图案712在第一方向X上的长度，用于形成的第一均衡结构213(参考图4)。
第二均衡图案714，设置在第二有源图案711和隔离图案(未图示)上，在第二方向Y上延伸，且位于第一均衡图案712边缘，用于形成第二均衡结构214(参考图4)，并与第一均衡图案712围成第二封闭环715；在第一方向X上，第一封闭环705的外侧面的长度和第二封闭环715的外侧面的长度相同。
在一个例子中，第二均衡图案714在第一方向X上的长度与第一均衡图案712在第二方向Y上的长度相同。
偏压接触图案713，设置在相邻两个第一均衡图案712之间间隙的第二有源图案711上。
在一个例子中，在第一方向X上，偏压接触图案713的长度大于第一均衡图案711的长度，且偏压接触图案713还位于第二均衡图案714的顶部表面，并与第二均衡图案相接触。
对于读写转换电路版图700，在第一方向X上，与读写转换电路版图700相邻的感测放大电路版图800中有源图案801与第一有源图案701的距离相等。
具体地，第一有源图案701距离两侧感测放大电路版图800中有源图案801的距离为d1，且第一有源图案701任意边缘位置距离两侧感测放大电路版图800中有源图案801的距离相等；栅极扩展图案704距离两侧感测放大电路版图800中栅极图案801的距离为d0，且栅极扩展图案704任意边缘位置距离两侧感测放大电路版图800中栅极图案801的距离相等，以保证位于读写转换电路版图700两侧的感测放大电路版图800中不同MOS管的栅极图案801的环境一致；另外，相邻间隔设置的栅极图案702之间的间隔相同。
对于偏压触点结构版图900，在第一方向X上，与偏压触点结构版图900相邻的感测放大电路版图800中有源图案801与第二有源图案711的距离相等。
具体地，第二有源图案711距离两侧感测放大电路版图800中有源图案801的距离为d4，且第二有源图案711任意边缘位置距离两侧感测放大电路版图800中有源图案801的距离相等。
进一步地，与偏压触点结构版图900相邻的感测放大电路版图800中有源图案801与第一有源图案701的距离d1和与第二有源图案711的距离d4相等，即d1＝d4；通过保证相邻感测放大电路版图800中有源图案801与第二有源图案711的距离d4和与第一有源图案701的距离d1相等，保证设置在读写转换电路版图700间隙中的偏压触点结构版图900不改变感测放大电路版图800中有源图案801的环境。
第二均衡图案714距离两侧感测放大电路版图800中栅极图案802的距离为d3，且第二均衡图案714任意边缘位于距离两侧感测放大电路版图800中栅极图案802的距离相等，以保证位于读写转换电路版图700两侧的感测放大电路版图800中不同MOS管的栅极图案802的环境一致；另外，相邻间隔设置的第一均衡图案712之间的间隔相同。
进一步地，与偏压触点结构版图900相邻的感测放大电路版图800中栅极图案802与栅极扩展图案704的距离d0和与第二均衡图案714的距离d3相等，即d0＝d3；通过保证相邻两侧的感测放大电路版图800中栅极图案802与栅极扩展图案704的距离和与第二均衡图案714的距离相等，保证设置在读写转换电路版图700间隙中的偏压触点结构版图900不改变两侧感测放大电路版图800中栅极图案802的环境。
另外，在本实施例中，感测放大电路版图800包括：第一NMOS区版图、第二NMOS区版图、第一PMOS区版图和第二PMOS区版图；需要说明的是，在图9的布局示意图中并未给出上述第一NMOS区版图、第二NMOS区版图、第一PMOS区版图和第二PMOS区版图的示意图，本领域技术人员可参考图7的布局示意；其中，第一NMOS区版图和第二NMOS区版图根据对称轴AA1设置在相邻两个存储阵列版图601之间，第一PMOS区版图和第二PMOS区版图根据对称轴AA1设置在相邻两个存储阵列版图601之间；其中，第一NMOS区版图用于形成第一NMOS区域310电路(参考图7)，第二NMOS区版图用于形成第二NMOS区域320电路(参考图7)，第一PMOS区版图用于形成第一PMOS区域301电路(参考图7)，第二PMOS区版图用于形成第二PMOS区域302电路(参考图7)，从而实现通过存储器相应的版图排布方式，形成如图7的存储结构。
与相关技术相比，通过保证与相邻的感测放大电路版图中有源图案与第一有源图案的距离和与第二有源图案的距离相等，保证设置在读写转换电路版图间隙中的偏压触点结构版图不改变两侧不同感测放大电路版图中有源图案的环境；通过保证与相邻的感测放大电路版图中栅极图案与栅极扩展图案的距离和与第二均衡图案的距离相等，保证设置在读写转换电路版图间隙中的偏压触点结构版图不改变两侧不同感测放大电路版图中栅极图案的环境。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (24)

1.一种存储器结构，其特征在于，包括：
存储阵列，且每一所述存储阵列都包括多个存储单元；
读写转换电路，设置在第一方向上的相邻两个所述存储阵列之间，所述读写转换电路在第二方向上排列，且具有所述第二方向上的对称轴，用于将外部数据写入所述存储单元，或将所述存储单元的数据读出，所述第一方向和所述第二方向相互垂直；
感测放大电路，根据所述对称轴对称设置在相邻两个所述存储阵列之间，且耦合相邻所述存储阵列的所述存储单元，用于感测所述存储单元电压并且输出对应于存储单元电压的逻辑1或0；
偏压触点结构，设置在所述读写转换电路之间的间隙中，用于设置所述偏压触点结构所在阱区的偏置电压；
其中，在所述第一方向上，与所述偏压触点结构相邻的所述感测放大电路与所述读写转换电路的距离和与所述偏压触点结构的距离相等。
2.根据权利要求1所述的存储器结构，其特征在于，在所述第二方向上，相邻所述偏压触点结构之间的距离相等。
3.根据权利要求1所述的存储器结构，其特征在于，所述读写转换电路中MOS管结构包括：
第一有源区，设置在半导体基底的阱区中，且在所述第二方向上延伸；
栅极结构，间隔设置在所述第一有源区上，在所述第一方向上延伸，且延伸方向与所述感测放大电路中MOS管栅极结构的延伸方向相同；
栅极扩展结构，设置在所述第一有源区上的所述栅极结构边缘，且在所述第二方向上延伸，所述栅极扩展结构与所述栅极结构围成环形栅极结构；
在所述第一方向上，与所述栅极扩展结构相邻的所述感测放大电路中MOS管的栅极结构与所述栅极扩展结构的距离相等；
导电接触结构，设置在相邻两个所述栅极结构之间间隙的所述第一有源区上，所述导电接触结构顶部表面的高度高于所述栅极结构顶部表面的高度。
4.根据权利要求3所述的存储器结构，其特征在于，所述偏压触点结构包括：
掺杂区，设置在所述阱区中，所述掺杂区掺杂的离子类型与所述阱区掺杂的离子类型相同，且所述掺杂区掺杂的离子浓度大于所述阱区掺杂的离子浓度；
第二有源区，设置在所述掺杂区中；
隔离区，环绕设置在所述第二有源区的边缘；
第一均衡结构，间隔设置在所述第二有源区上，且所述第一均衡结构在所述第二方向上的长度小于所述第一均衡结构在所述第一方向上的长度；
第二均衡结构，设置在所述第二有源区和所述隔离区上，在所述第二方向上延伸，且位于所述第一均衡结构边缘，并与所述第一均衡结构围成环形均衡结构；
在所述第一方向上，所述环形均衡结构的外侧面的长度与所述环形栅极结构的外侧面的长度相同；
偏压接触结构，设置在相邻两个所述第一均衡结构之间间隙的第二有源区上，所述偏压接触结构顶部表面的高度高于所述第一均衡结构顶部表面的高度。
5.根据权利要求4所述的存储器结构，其特征在于，包括：
与所述偏压触点结构相邻的所述感测放大电路中有源区与所述第一有源区的距离和与所述第二有源区的距离相等；
与所述偏压触点结构相邻的所述感测放大电路中栅极结构与所述栅极扩展结构的距离和与所述第二均衡结构的距离相等。
6.根据权利要求4所述的存储器结构，其特征在于，相邻间隔设置的所述第一均衡结构之间的间隔相同。
7.根据权利要求4所述的存储器结构，其特征在于，所述第二均衡结构在所述第一方向上的长度与所述第一均衡结构在所述第二方向上的长度相同。
8.根据权利要求4所述的存储器结构，其特征在于，所述第一均衡结构的材料与所述第二均衡结构的材料一致，且所述第一均衡结构顶部表面的高度与所述第二均衡结构顶部表面的高度一致，所述第一均衡结构的厚度与所述第二均衡结构的厚度一致。
9.根据权利要求4或8所述的存储器结构，其特征在于，所述第一均衡结构的材料、所述第二均衡结构的材料与所述栅极结构的材料一致。
10.根据权利要求4所述的存储器结构，其特征在于，所述偏压接触结构填充所述环形均衡结构。
11.根据权利要求4所述的存储器结构，其特征在于，在所述第一方向上，所述偏压接触结构的长度大于所述第一均衡结构的长度，且部分所述偏压接触结构还位于所述第二均衡结构的顶部表面，并与所述第二均衡结构相接触。
12.根据权利要求4所述的存储器结构，其特征在于，所述偏压接触结构和所述导电接触结构的材料相同。
13.根据权利要求1所述的存储器结构，其特征在于，所述感测放大电路包括：
第一NMOS区域电路，耦合相邻所述存储器阵列中的所述存储单元；
第二NMOS区域电路，耦合相邻所述存储器阵列中的所述存储单元；
第一PMOS区域电路，耦合相邻所述存储器阵列中的所述存储单元；
第二PMOS区域电路，耦合相邻所述存储器阵列中的所述存储单元。
14.根据权利要求1所述的存储器结构，其特征在于，还包括：
均衡电路，根据所述对称轴对称设置在相邻两个所述存储阵列之间，且电连接所述感测放大电路，用于均衡所述感测放大电路耦合所述存储单元线路的电压；
输入/输出电路，根据所述对称轴对称设置在相邻两个所述存储阵列之间，且电连接相邻所述存储器阵列的所述存储单元，用于选择所述存储器阵列中的所述存储单元。
15.一种存储器版图，其特征在于，包括：
存储阵列版图；
读写转换电路版图，设置在第一方向上的相邻两个所述存储阵列版图之间，所述读写转换电路版图在第二方向上排列，且在所述第二方向上具有对称轴，所述第一方向和所述第二方向垂直；
感测放大电路版图，基于所述对称轴，对称设置在相邻两个所述存储阵列版图之间；
偏压触点结构版图，设置在读写转换电路版图之间的间隙中；
在所述第一方向上，与所述偏压触点结构版图相邻的所述感测放大电路版图与所述读写转换电路版图之间的距离和与所述偏压触点结构版图之间的距离相等。
16.根据权利要求15所述的存储器版图，其特征在于，在所述第二方向上，相邻所述偏压触点结构版图之间的距离相等。
17.根据权利要求15所述的存储器版图，其特征在于，所述读写转换电路版图包括：
第一有源图案，设置在半导体基底的阱区中，且在所述第二方向上延伸；
栅极图案，间隔设置在所述第一有源图案上，且在所述第一方向上延伸，且延伸方向与所述感测放大电路版图中MOS管的栅极图案的延伸方向相同；
栅极扩展图案，设置在所述第一有源图案上的所述栅极图案边缘，且在所述第二方向上延伸，所述栅极扩展图案与所述栅极图案围成第一封闭环；
在所述第一方向上，与所述栅极扩展图案相邻的所述感测放大电路版图中的栅极图案与所述栅极扩展图案的距离相等；
导电接触图案，设置在相邻两个栅极图案之间间隙的所述第一有源图案上。
18.根据权利要求17所述的存储器版图，其特征在于，所述偏压触点结构版图包括：
掺杂图案，设置在所述阱区中；
第二有源图案，设置在所述掺杂图案中，且在所述第二方向上延伸；
隔离图案，环绕设置在所述第二有源图案的边缘；
第一均衡图案，间隔设置在所述第二有源图案上，且所述第一均衡图案在所述第二方向上的长度小于所述第一均衡图案在所述第一方向上的长度；
第二均衡图案，设置在所述第二有源图案和所述隔离图案上，在所述第二方向上延伸，且位于所述第一均衡图案边缘，并与所述第一均衡图案围成第二封闭环；
在所述第一方向上，所述第一封闭环的外侧面的长度和所述第二封闭环的外侧面的长度相同；
偏压接触图案，设置在相邻两个所述第一均衡图案之间间隙的第二有源图案上。
19.根据权利要求18所述的存储器版图，其特征在于，包括：
与所述偏压触点结构版图相邻的所述感测放大电路版图中有源图案与所述第一有源图案的距离和与所述第二有源图案的距离相等；
与所述偏压触点结构版图相邻的所述感测放大电路版图中栅极图案与所述栅极扩展图案的距离和与所述第二均衡图案的距离相等。
20.根据权利要求18所述的存储器版图，其特征在于，相邻间隔设置的所述第一均衡版图之间的间隔相同。
21.根据权利要求18所述的存储器版图，其特征在于，所述第二均衡图案在所述第一方向上的长度与所述第一均衡图案在所述第二方向上的长度相同。
22.根据权利要求18所述的存储器版图，其特征在于，在所述第一方向上，所述偏压接触图案的长度大于所述第一均衡图案的长度，且部分所述偏压接触图案还位于所述第二均衡图案的顶部表面，并与所述第二均衡图案相接触。
23.根据权利要求15所述的存储器版图，其特征在于，所述感测放大电路版图包括：第一NMOS区版图、第二NMOS版图、第一PMOS区版图和第二PMOS区版图。
24.根据权利要求15所述的存储器版图，其特征在于，还包括：
均衡电路版图，基于所述对称轴设置在相邻两个所述存储阵列版图之间；
输入/输出电路版图，基于所述对称轴设置在相邻两个存储阵列版图之间。
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