CN115459896A - 多通道数据传输的控制方法、控制***、介质及芯片 - Google Patents

Abstract

本公开提供一种多通道数据传输的控制方法、多通道数据传输的控制***、芯片以及计算机可读存储介质，涉及集成电路技术领域。该方法应用于作为数据发送端的芯片，包括：在第s次通道选择过程中，通过第一电路模块确定上述N个通道的选前有效权重集W_sA，其中，s取值为正整数，N取值为大于或等于2的整数；通过第二电路模块，对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax；控制通道C_smax对应的缓存数据进行传输，其中，上述通道C_smax与上述最大有效权重w_smax对应。本技术方案能够满足D2D过程中的高频时序要求，同时能够均衡负载，从而降低作为发送端芯片的缓存压力。

Description

多通道数据传输的控制方法、控制***、介质及芯片

技术领域

本公开涉及集成电路技术领域，尤其涉及一种多通道数据传输的控制方法、多通道数据传输的控制***、芯片以及计算机可读存储介质。

背景技术

芯粒Chiplet构架中采用新型封装技术将不同功能不同工艺制造的小芯片封装在一起，通过D2D(Die To Die，裸片到裸片)高速串行接口连接，成为一个异构集成芯片。将***级芯片按功能需要划分成小芯片，不仅可以降低成本，提升良率，让多核复杂大芯片设计成为可能，同时，模块化设计思路也可以提高芯片研发速度，降低研发成本。

D2D的高速数据传输，是Chiplet技术落地的关键。为了实现低延迟的芯粒之间的数据传输，Chiplet通常将数据以Flit格式进行发送和接收。D2D过程中的高速Flit数据流，在同一个物理通道上进行传输的时候，通常需要多通道数据传输的控制方案来降低作为发送端芯片的缓存压力。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种多通道数据传输的控制方法、多通道数据传输的控制***、芯片以及计算机可读存储介质，能够满足D2D过程中高频时序要求。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供一种多通道数据传输的控制方法，应用于作为数据发送端的芯片，该方法包括：在第s次通道选择过程中，通过第一电路模块确定上述N个通道的选前有效权重集W_sA，其中，s取值为正整数，N取值为大于或等于2的整数；通过第二电路模块，对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax；以及，控制通道C_smax对应的缓存数据进行传输，其中，上述通道C_smax与上述最大有效权重w_smax对应。

在示例性的实施例中，基于前述方案，上述通过第一电路模块确定上述N个通道的选前有效权重集W_sA，包括：通过上述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，以通过并行处理的方式得到上述选前有效权重集W_sA，i取值为不大于N的正整数。

在示例性的实施例中，基于前述方案，上述方法还包括：根据预设权重总值，确定上述N个通道的配置权重集W’；

上述通过上述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，包括：在s取值大于1的情况下，上述第一电路模块的第i个处理单元，根据第i个通道的在第s-1次通道选择过程中的选后有效权重w_（s-1）Bi与配置权重w’_i，确定上述选前有效权重w_sAi。

在示例性的实施例中，基于前述方案，上述方法还包括：根据预设权重总值，确定上述N个通道的配置权重集W’；上述通过上述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，包括：在s取值为1的情况下，上述第一电路模块的第i个处理单元将第i个通道的配置权重w’_i确定为上述选前有效权重w_sAi。

在示例性的实施例中，基于前述方案，上述对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax之后，上述方法还包括：通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，以通过并行处理的方式得到上述N个通道的选后有效权重集W_sA，i取值为不大于N的正整数。

在示例性的实施例中，基于前述方案，上述通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，包括：在第i个通道为上述通道C_smax的情况下，上述第三电路模块的第i个处理单元，根据第i个通道的选前有效权重w_sAi与预设权重总值，确定上述选后有效权重w_sBi。

在示例性的实施例中，基于前述方案，上述通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，包括：在第i个通道为除上述通道C_smax之外的其他通道的情况下，上述第三电路模块的第i个处理单元，将第i个通道的选前有效权重w_sAi确定为上述选后有效权重w_sBi。

根据本公开的另一个方面，提供一种多通道数据传输的控制***，配置于作为数据发送端的芯片，上述***包括：第一电路模块、第二电路模块和数据选择器；

其中，上述第一电路模块，用于在第s次通道选择过程中，确定上述N个通道的选前有效权重集W_sA，其中，s取值为正整数，N取值为大于或等于2的整数；上述第二电路模块，用于对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax；上述数据选择器，用于控制上述最大有效权重w_smax对应的通道C_smax对应的缓存数据进行传输。

根据本公开的再一个方面，提供一种芯片，该芯片包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上述方面提供的多通道数据传输的控制方法。

根据本公开的又一个方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上述实施例中的多通道数据传输的控制方法。

本公开的实施例所提供的多通道数据传输的控制方法、多通道数据传输的控制***、芯片以及计算机可读存储介质，具备以下技术效果：

本说明书实施例提供的方案中，在一次通道选择过程中，先通过第一电路模块确定该次通道选择过程中各个通道对应的选前有效权重，再通过第二电路模块确定出最大有效权重，其中最大有效权重对应的通道即为此次通道选择过程中确定的待传输数据的通道。更为具体地，上述最大有效权重为采用第二电路模块进行分级并行计算确定的。可见，本说明书实施例提供的方案基于电路实现，能够满足D2D过程中高频时序要求。若采用算法实现则所需算法较复杂，无法保证D2D过程中的时序收敛要求。

同时，通过多次执行上述通道选择过程，能够均衡负载，从而降低作为发送端芯片的缓存压力。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出本公开示例性实施例中作为数据发送端的芯片的结构示意图。

图2示出本公开示例性实施例中多通道数据传输的控制方法的流程示意图。

图3示出本公开示例性实施例中实现多通道数据传输的控制的数据传输方法的电路示意图。

图4示出本公开另一示例性实施例中多通道数据传输的控制方法的流程示意图。

图5示出本公开示例性实施例中选后有效权重方法的流程示意图。

图6示出本公开示例性实施例中多通道数据传输的控制***的结构示意图。

图7示出本公开一实施例中芯片的结构示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施例方式作进一步地详细描述。

下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

UCle1.0版本定义了一组Die-to-Die之间的物理接口（称为Module）。D2D过程中的高速Flit数据流，在同一个物理通道上进行传输的时候，通常需要多通道数据传输的控制方案来降低作为发送端芯片的缓存压力。

本说明书所提供的实施例一种多通道数据传输的控制方法、多通道数据传输的控制***、芯片以及计算机可读存储介质，能够保证D2D过程中的时序收敛要求，同时能够均衡负载，从而降低作为发送端芯片的缓存压力。

以下结合图1至图5本公开提供的多通道数据传输的控制方法实施例的进行详细阐述：

在示例性的实施例中，作为数据发送端的芯片中为每个逻辑通道的数据输入端添加FIFO（First Input First Output，先入先出）缓存。其中，图1示出本公开示例性实施例中作为数据发送端的芯片的结构示意图。参考图1，其中示例性的示出了8个逻辑通道（port0-port7），并分别设置FIFO缓存，然后通过本说明书实施例提供的多通道数据传输的控制***对各个通道的FIFO进行控制，具体通过如下述的通道选择过程确定被选中通道，并控制被选中port对应的缓存数据进行传输。

在示例性的实施例中，图2示出本公开示例性实施例中多通道数据传输的控制方法的流程示意图，应用于如图1所示的芯片，具体应用于如图1中芯片的多通道数据传输的控制***。参考图2，该图所示实施例包括：S210-S230。

在S210中，在第s次通道选择过程中，通过第一电路模块确定N个通道的选前有效权重集W_sA。其中N取值为大于或等于2的整数。

其中，s的初始值为1，用于表示通道选择过程的次序。每次通道选择过程中，将有一个通道port被选中，而被选中的通道port缓存的数据将被通过对应的物理通道发送至另一DIE。例如，第1次通道选择过程中，port5被选中，则port5缓存的数据将被通过对应的物理通道发送至另一DIE。可以理解的是，每次通道选择过程中包含两类有效权重，本说明书实施例中通过下标“A”代表选前有效权重，通过下标“B”代表选后有效权重。

本说明书提供的实施例中，上述多通道数据传输的控制***通过电路实现多通道数据传输的控制。其中，图3示出本公开示例性实施例中实现多通道数据传输的控制的数据传输方法的电路示意图。可以理解的是，本说明书实施例提供的通道选中过程基于时钟信号“clk”、通道缓存数据ready标志实现。

示例性的，在第s次通道选择过程中，通过上述***的第一电路模块310确定N个通道的选前有效权重集W_sA。在如图1示出的逻辑通道的情况下，选前有效权重集W_sA中对应于8个逻辑通道的选前有效权重分别表示为：w_sA0、w_sA1、w_sA2、w_sA3、w_sA4、w_sA5、w_sA6和w_sA7。

参考图3中的第一电路模块310，其包括多个处理单元。根据逻辑通道的个数，可以占用第一电路模块310中相应个数的处理单元。例如，当前包含8个逻辑通道，则占用第一电路模块310中8个处理单元。参考图3，示例性的，“w_{sAi_cal}”表示：在第s次通道选择过程中，第一电路模块310中第i个处理单元用于计算第i个逻辑通道的选前有效权重w_sAi。

本说明书实施例提供的方案中，第一电路模块通过并行处理方式来选前有效权重集W_sA，有利于保证满足D2D过程中高频时序要求。

继续参考图2，在S220中，通过第二电路模块，对选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax。

在示例性的实施例中，参考图3，通过第一电路模块310确定第s次通道选择过程中N个逻辑通道对应的选前有效权重集W_sA之后，通过第二电路模块320来确定最大有效权重w_smax。需要说明的是，为了减少延迟，本说明书实施例中第二电路模块320通过分级并行计算的方式确定最大有效权重w_smax。

具体地，假如存在如图1所示的8个逻辑通道，则在第一级别中分为四组：[port0，port1]、[port2，port3]、[port4，port5]和[port6，port7]，每组的两个逻辑通道比较选前有效权重的大小，例如可以采用一个比较器实现。从而在第一级别中四组进行并行比较，例如，四组分别输出的结果：port0，port3、port4，port7。则在第二级别中分为两组，例如可以是：[port0，port3]、[port4，port7]从而在第二级别中两组进行并行比较，例如，两组分别输出的结果：port0和 port7。则在第三级别中比较port0和 port7的大小，最终确定第s次通道选择过程中的最大有效权重w_smax。

本说明书实施例提供的权重比较过程采用分级并行比较的方式，可以减小组合路径延迟，有利于保证D2D过程中的时序收敛要求。

继续参考图2，在S230中，控制通道C_smax对应的缓存数据进行传输，其中，通道C_smax与最大有效权重w_smax对应。

示例性的，通过S220对应的实施例可以确定出第s次通道选择过程中的最大有效权重w_smax，假如w_smax=w_sA7，即该次通道选择过程中第8个逻辑通道的选前有效权重最大，即第8个逻辑通道port7为通道C_smax。进一步地，参考图3，第二电路模块320输出通道C_smax。

进一步地，通过数据选择器（multiplexer）330在所有通道对应的缓存数据中，选择通道C_smax（port7）对应的缓存数据，并输出。其中，参考图3，接入数据选择器330的“chs_data[8*320-1:0]”，表示8个通道对应的所有缓存数据，示例性的每个通道包含320bit。

通过图2所示实施例可见，在一次通道选择过程中，先通过第一电路模块确定该次通道选择过程中各个通道对应的选前有效权重，再通过第二电路模块确定出最大有效权重，其中最大有效权重对应的通道即为此次通道选择过程中确定的待传输数据的通道。更为具体地，上述最大有效权重为采用第二电路模块进行分级并行计算确定的。可见，本说明书实施例提供的方案基于电路实现，能够满足D2D过程中高频时序要求，例如基于电路实现能够满足1.6GHz的时序要求。若采用算法实现则所需算法较复杂，无法保证D2D过程中的时序收敛要求。同时，通过多次执行上述通道选择过程，能够均衡负载，从而降低作为发送端芯片的缓存压力。

在示例性的实施例中，图4示出本公开另一示例性实施例中多通道数据传输的控制方法的流程示意图，该图所示实施例是在图2所示实施例的基础上现实的。

参考图4，该图所示实施例中，在执行S210之前，还执行S200：根据预设权重总值，确定N个通道的配置权重集W’。

本说明书实施例提供的方案中，优先级的预设权重总值是固定的，在这个前提下，每个逻辑通道的权重可以自由分配。也就是说，N个通道的配置权重集W’中配置权重之和固定，但是每个逻辑通道分别对应的配置权重可以灵活设置。在N取值为8的情况下，8个逻辑通道的配置权重集W’，可以表示为：[w’₀、w’₁、w’₂、w’₃、w’₄、w’₅、w’₆、w’₇]。

在示例性的实施例中，每个通道的配置权重w’（如第i个通道的配置权重记作“w_i’”）的取值可以设置在指定范围内。在一种可实现的实施例中，w_i’的取值范围为0~15，在该范围下的方案接近于AXI4协议的QoS（Quality of service，服务质量）设计方案，从而有利于提升本说明书所提供方案的通用性。

可以理解的是，在优先级的预设权重总值是固定的前提下，各个通道分别对应的配置权重可以根据实际需求设置，本说明书实施例对各个通道分别对应的配置权重的具体取值获取范围不做限定。示例性的，w_i’的取值范围为可以设置为0~31，还可以设置为0~63，等等。

进一步地执行S210：在第s次通道选择过程中，通过第一电路模块确定N个通道的选前有效权重集W_sA。

示例性的，s取值为1的情况下，通过如图3所示的第一电路模块310的第i个处理单元，将第i个通道的配置权重w’_i确定为该逻辑通道的选前有效权重w_sAi。例如，第一电路模块310的第3个处理单元，在第1（s取值）次通道选择过程中，直接将第i个逻辑通道的配置权重w’₃确定为该逻辑通道的选前有效权重w_sA3。

示例性的，s取值大于1的情况下，通过如图3所示的第一电路模块310的第i个处理单元，根据第i个通道的在第s-1次通道选择过程中的选后有效权重w_（s-1）Bi与配置权重w’_i，确定所述选前有效权重w_sAi。可见，s取值大于1的情况下，当前次的选前配置权重与上一次的选后配置权重相关，其中关于选后配置权重将在图5所示实施例中进行详细介绍。具体地，w_sAi= w_（s-1）Bi+ w’_i。例如，第一电路模块310的第3个处理单元，在第5（s取值）次通道选择过程中确定选前有效权重w_（s=5）A3时，获取第4次通道选择过程中选后w_{（s-1=4）B3}，还获取配置权重w’₃，进而确定w_（s=5）A3= w_{（s-1=4）B3}+ w’₃。

继续参考图4，S220和S230的具体实施方式与图2实施例中对应部分相同，在此不再赘述。

在执行S220之后，除了执行S230之外，还执行S240：通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，以通过并行处理的方式得到N个通道的选后有效权重集W_sB。

在示例性的实施例中，参考图3，第三电路模块340包含多个处理单元。根据逻辑通道的个数，可以占用第三电路模块340中相应个数的处理单元。例如，当前包含8个逻辑通道，则占用第三电路模块340中8个处理单元。示例性的，“w_{sBi_cal}”表示：在第s次通道选择过程中，第三电路模块340中第i个处理单元用于计算第i个逻辑通道的选后有效权重w_sBi。

本说明书实施例提供的方案中，第三电路模块通过并行处理方式来选后有效权重集W_sB，也有利于保证满足D2D过程中高频时序要求。

在示例性的实施例中，图5示出本公开示例性实施例中选后有效权重方法的流程示意图，可以作为S240的一种具体实施方式。参考图5，该图所示实施例包括：S2401-S2403。

在S2401中，确定第i个通道是否为通道C_smax。其中，在第i个通道为通道C_smax的情况下，执行S2402；在第i个通道并非通道C_smax的情况下，执行S2403。

在S2402中，第三电路模块的第i个处理单元，根据第i个通道的选前有效权重w_sAi与预设权重总值，确定第i个通道的选后有效权重w_sBi。以及，在S2403中，第三电路模块的第i个处理单元，将第i个通道的选前有效权重w_sAi确定为第i个通道的选后有效权重w_sBi。

示例性的，在第i个通道为通道C_smax的情况下，第三电路模块340的第i个处理单元，根据第i个通道的选前有效权重w_sAi减去预设权重总值，得到第i个通道的选后有效权重w_sBi。例如，在第8个通道port7为通道C_smax，第三电路模块340的第8个处理单元，根据第8个通道的选前有效权重w_sA8减去预设权重总值，得到第i个通道的选后有效权重w_sB8。

而对于除了通道C_smax之外的其他通道，即除了第8个通道之外的其他通道，以第5个通道为例，第三电路模块340的第5个处理单元，将第5个通道的选前有效权重w_sA5确定为第5个通道的选后有效权重w_sB5。

在示例性的实施例中，通过第三电路模块340，计算得到第s次通道选择过程的选后有效权重集W_sB之后，可以通过缓存器350对其进行缓存。进一步地，缓存中的选后有效权重集W_sB，可用于第一电路模块310计算W_（s+1）A。

一方面，通过本说明书实施例提供的权重计算及更新方式，具有较高平滑性，满足复杂负载的均衡性要求。另一方面，本说明书实施例提供的方案基于电路实现，能够满足D2D过程中高频时序要求。同时，通过多次执行上述通道选择过程，能够均衡负载，从而降低作为发送端芯片的缓存压力。

需要注意的是，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

下述为本发明实施例的***实施例，可以用于执行本发明实施例方法实施例。对于本发明实施例装置实施例中未披露的细节，请参照本发明实施例方法实施例。

其中，图6示出本发明示例性实施例中多通道数据传输的控制***的结构示意图。请参见图6，该图所示的多通道数据传输的控制***可以通过软件、硬件或者两者的结合实现成为芯片的全部或一部分，还可以作为独立的模块集成于芯片中或服务器上。

本发明示例性实施例中的多通道数据传输的控制***600包括：第一电路模块310、第二电路模块320和数据选择器330。

其中，上述第一电路模块310，用于在第s次通道选择过程中，确定上述N个通道的选前有效权重集W_sA，其中，s取值为正整数，N取值为大于或等于2的整数；上述第二电路模块320，用于对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax；上述数据选择器330，用于控制通道C_smax对应的缓存数据进行传输，其中，上述通道C_smax与上述最大有效权重w_smax对应。

在示例性的实施例中，基于前述方案，上述第一电路模块310，包括：N处理单元。上述第一电路模块的第i个处理单元用于，计算第i个通道的选前有效权重w_sAi，以通过并行处理的方式得到上述选前有效权重集W_sA，i取值为不大于N的正整数。

在示例性的实施例中，基于前述方案，上述多通道数据传输的控制***600还包括：配置权重确定模块610。其中，上述配置权重确定模块610用于，根据预设权重总值，确定上述N个通道的配置权重集W’；

上述第一电路模块的第i个处理单元，具体用于：在s取值大于1的情况下，上述第一电路模块的第i个处理单元，根据第i个通道的在第s-1次通道选择过程中的选后有效权重w_（s-1）Bi与配置权重w’_i，确定上述选前有效权重w_sAi。

在示例性的实施例中，基于前述方案，上述多通道数据传输的控制***600还包括：配置权重确定模块610。其中，上述配置权重确定模块610用于：根据预设权重总值，确定上述N个通道的配置权重集W’；

上述第一电路模块的第i个处理单元，具体用于：在s取值为1的情况下，上述第一电路模块的第i个处理单元将第i个通道的配置权重w’_i确定为上述选前有效权重w_sAi。

在示例性的实施例中，基于前述方案，上述多通道数据传输的控制***600还包括：第三电路模块340。其中，上述第三电路模块340在上述第二电路模块320对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax之后，用于：通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，以通过并行处理的方式得到上述N个通道的选后有效权重集W_sA，i取值为不大于N的正整数。

在示例性的实施例中，基于前述方案，上述第三电路模块340的第i个处理单元，用于：在第i个通道为上述通道C_smax的情况下，根据第i个通道的选前有效权重w_sAi与预设权重总值，确定上述选后有效权重w_sBi。

在示例性的实施例中，基于前述方案，上述第三电路模块340的第i个处理单元，用于：在第i个通道为除上述通道C_smax之外的其他通道的情况下，将第i个通道的选前有效权重w_sAi确定为上述选后有效权重w_sBi。

在示例性的实施例中，基于前述方案，上述多通道数据传输的控制***600还包括：缓存器350。其中，上述缓存器350在通过第三电路模块340，计算得到第s次通道选择过程的选后有效权重集W_sB之后，用于缓存第s次通道选择过程的选后有效权重集W_sB。

需要说明的是，上述实施例提供的多通道数据传输的控制***在执行多通道数据传输的控制方法时，仅以上述各功能模块（如，第一电路模块、第二电路模块等）的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将设备的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。另外，上述实施例提供的多通道数据传输的控制***与多通道数据传输的控制方法实施例属于同一构思。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现前述任一实施例方法的步骤。其中，计算机可读存储介质可以包括但不限于任何类型的盘，包括软盘、光盘、DVD、CD-ROM、微型驱动器以及磁光盘、ROM、RAM、EPROM、EEPROM、DRAM、VRAM、闪速存储器设备、磁卡或光卡、纳米***（包括分子存储器IC），或适合于存储指令和/或数据的任何类型的媒介或设备。

本公开实施例还提供了一种芯片，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行程序时实现上述任一实施例方法的步骤。

图7示出本公开一实施例中芯片的结构示意图。请参见图7所示，芯片700包括有：处理器701和存储器702。

本公开实施例中，处理器701为计算机***的控制中心，可以是实体机的处理器，也可以是虚拟机的处理器。处理器701可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器701可以采用DSP(Digital Signal Processing，数字信号处理)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable LogicArray，可编程逻辑阵列)中的至少一种硬件形式来实现。处理器701也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称CPU(CentralProcessing Unit，中央处理器)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。

在本公开实施例中，上述处理器701具体用于：

在第s次通道选择过程中，通过第一电路模块确定上述N个通道的选前有效权重集W_sA，其中，s取值为正整数，N取值为大于或等于2的整数；通过第二电路模块，对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax；以及，控制通道C_smax对应的缓存数据进行传输，其中，上述通道C_smax与上述最大有效权重w_smax对应。

进一步地，上述通过第一电路模块确定上述N个通道的选前有效权重集W_sA，包括：通过上述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，以通过并行处理的方式得到上述选前有效权重集W_sA，i取值为不大于N的正整数。

进一步地，上述处理器701还具体用于：根据预设权重总值，确定上述N个通道的配置权重集W’；

上述通过上述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，包括：在s取值大于1的情况下，上述第一电路模块的第i个处理单元，根据第i个通道的在第s-1次通道选择过程中的选后有效权重w_（s-1）Bi与配置权重w’_i，确定上述选前有效权重w_sAi

进一步地，上述处理器701还具体用于：根据预设权重总值，确定上述N个通道的配置权重集W’；

上述通过上述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，包括：在s取值为1的情况下，上述第一电路模块的第i个处理单元将第i个通道的配置权重w’_i确定为上述选前有效权重w_sAi。

进一步地，上述处理器701还具体用于：

对上述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax之后：通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，以通过并行处理的方式得到上述N个通道的选后有效权重集W_sA，i取值为不大于N的正整数。

进一步地，上述通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，包括：在第i个通道为上述通道C_smax的情况下，上述第三电路模块的第i个处理单元，根据第i个通道的选前有效权重w_sAi与预设权重总值，确定上述选后有效权重w_sBi。

进一步地，上述通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，包括：在第i个通道为除上述通道C_smax之外的其他通道的情况下，上述第三电路模块的第i个处理单元，将第i个通道的选前有效权重w_sAi确定为上述选后有效权重w_sBi。

存储器702可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器702还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。在本公开的一些实施例中，存储器702中的非暂态的计算机可读存储介质用于存储至少一个指令，该至少一个指令用于被处理器701所执行以实现本公开实施例中的方法。

一些实施例中，芯片700还包括有：***设备接口703和至少一个***设备。处理器701、存储器702和***设备接口703之间可以通过总线或信号线相连。各个***设备可以通过总线、信号线或电路板与***设备接口703相连。具体地，***设备包括：显示屏704、摄像头705和音频电路706中的至少一种。

***设备接口703可被用于将I/O(Input/Output，输入/输出)相关的至少一个***设备连接到处理器701和存储器702。在本公开的一些实施例中，处理器701、存储器702和***设备接口703被集成在同一芯片或电路板上；在本公开的一些其他实施例中，处理器701、存储器702和***设备接口703中的任意一个或两个可以在单独的芯片或电路板上实现。本公开实施例对此不作具体限定。

显示屏704用于显示UI(User Interface，用户界面)。该UI可以包括图形、文本、图标、视频及其它们的任意组合。当显示屏704是触摸显示屏时，显示屏704还具有采集在显示屏704的表面或表面上方的触摸信号的能力。该触摸信号可以作为控制信号输入至处理器701进行处理。此时，显示屏704还可以用于提供虚拟按钮和/或虚拟键盘，也称软按钮和/或软键盘。在本公开的一些实施例中，显示屏704可以为一个，设置芯片700的前面板；在本公开的另一些实施例中，显示屏704可以为至少两个，分别设置在芯片700的不同表面或呈折叠设计；在本公开的一些实施例中，显示屏704可以是柔性显示屏，设置在芯片700的弯曲表面上或折叠面上。甚至，显示屏704还可以设置成非矩形的不规则图形，也即异形屏。显示屏704可以采用LCD(Liquid Crystal Display，液晶显示屏)、OLED(Organic Light-EmittingDiode，有机发光二极管)等材质制备。

摄像头705用于采集图像或视频。可选地，摄像头705包括前置摄像头和后置摄像头。通常，前置摄像头设置在芯片的前面板，后置摄像头设置在芯片的背面。在一些实施例中，后置摄像头为至少两个，分别为主摄像头、景深摄像头、广角摄像头、长焦摄像头中的任意一种，以实现主摄像头和景深摄像头融合实现背景虚化功能、主摄像头和广角摄像头融合实现全景拍摄以及VR(Virtual Reality，虚拟现实)拍摄功能或者其它融合拍摄功能。在本公开的一些实施例中，摄像头705还可以包括闪光灯。闪光灯可以是单色温闪光灯，也可以是双色温闪光灯。双色温闪光灯是指暖光闪光灯和冷光闪光灯的组合，可以用于不同色温下的光线补偿。

音频电路706可以包括麦克风和扬声器。麦克风用于采集用户及环境的声波，并将声波转换为电信号输入至处理器701进行处理。出于立体声采集或降噪的目的，麦克风可以为多个，分别设置在芯片700的不同部位。麦克风还可以是阵列麦克风或全向采集型麦克风。

电源707用于为芯片700中的各个组件进行供电。电源707可以是交流电、直流电、一次性电池或可充电电池。当电源707包括可充电电池时，该可充电电池可以是有线充电电池或无线充电电池。有线充电电池是通过有线线路充电的电池，无线充电电池是通过无线线圈充电的电池。该可充电电池还可以用于支持快充技术。

本公开实施例中示出的芯片结构框图并不构成对芯片700的限定，芯片700可以包括比图示更多或更少的组件，或者组合某些组件，或者采用不同的组件布置。

在本公开的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。此外，在本公开的描述中，除非另有说明，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，依本公开权利要求所作的等同变化，仍属本公开所涵盖的范围。

Claims (10)

1.一种多通道数据传输的控制方法，其特征在于，应用于作为数据发送端的芯片，所述方法包括：

在第s次通道选择过程中，通过第一电路模块确定所述N个通道的选前有效权重集W_sA，其中，s取值为正整数，N取值为大于或等于2的整数；

通过第二电路模块，对所述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax；

控制通道C_smax对应的缓存数据进行传输，其中，所述通道C_smax与所述最大有效权重w_smax对应。

2.根据权利要求1所述的方法，其特征在于，所述通过第一电路模块确定所述N个通道的选前有效权重集W_sA，包括：

通过所述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，以通过并行处理的方式得到所述选前有效权重集W_sA，i取值为不大于N的正整数。

3.根据权利要求2所述的方法，其特征在于，所述方法还包括：

根据预设权重总值，确定所述N个通道的配置权重集W’；

所述通过所述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，包括：

在s取值大于1的情况下，所述第一电路模块的第i个处理单元，根据第i个通道的在第s-1次通道选择过程中的选后有效权重w_（s-1）Bi与配置权重w’_i，确定所述选前有效权重w_sAi。

4.根据权利要求2所述的方法，其特征在于，所述方法还包括：

根据预设权重总值，确定所述N个通道的配置权重集W’；

所述通过所述第一电路模块的第i个处理单元，计算第i个通道的选前有效权重w_sAi，包括：

在s取值为1的情况下，所述第一电路模块的第i个处理单元，将第i个通道的配置权重w’_i确定为所述选前有效权重w_sAi。

5.根据权利要求1至4中任意一项所述的方法，其特征在于，所述对所述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax之后，所述方法还包括：

通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，以通过并行处理的方式得到所述N个通道的选后有效权重集W_sB，i取值为不大于N的正整数。

6.根据权利要求5所述的方法，其特征在于，所述通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，包括：

在第i个通道为所述通道C_smax的情况下，所述第三电路模块的第i个处理单元，根据第i个通道的选前有效权重w_sAi与预设权重总值，确定所述选后有效权重w_sBi。

7.根据权利要求5所述的方法，其特征在于，所述通过第三电路模块的第i个处理单元，计算第i个通道的选后有效权重w_sBi，包括：

在第i个通道为除所述通道C_smax之外的其他通道的情况下，所述第三电路模块的第i个处理单元，将第i个通道的选前有效权重w_sAi确定为所述选后有效权重w_sBi。

8.一种多通道数据传输的控制***，其特征在于，配置于作为数据发送端的芯片，所述***包括：第一电路模块、第二电路模块和数据选择器；

所述第一电路模块，用于在第s次通道选择过程中，确定所述N个通道的选前有效权重集W_sA，其中，s取值为正整数，N取值为大于或等于2的整数；

所述第二电路模块，用于对所述选前有效权重集W_sA进行分级并行计算，得到最大有效权重w_smax；

所述数据选择器，用于控制通道C_smax对应的缓存数据进行传输，其中，所述通道C_smax与所述最大有效权重w_smax对应。

9.一种芯片，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至7中任意一项所述的多通道数据传输的控制方法。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7中任意一项所述的多通道数据传输的控制方法。

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