CN115458593A - 一种集成自偏置pmos的低功耗ligbt器件 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
本发明涉及一种集成自偏置PMOS的低功耗LIGBT器件，属于半导体技术领域。该器件包括衬底、埋氧层、漂移区、P型埋层、普通MOS区、自偏置PMOS区以及阳极区。衬底、埋氧层、漂移区自下而上依次设置，P型埋层设置在漂移区内，被漂移区完全包裹。普通MOS区与自偏置PMOS区相邻，阳极区位于器件的右上侧。本发明通过集成自偏置PMOS区域能够在阳极电压增加时，降低器件的饱和电流；在器件关断时降低器件的关断损耗；在短路工作时提高器件的短路工作特性。
Description
技术领域
本发明属于半导体技术领域，涉及一种集成自偏置PMOS的低功耗LIGBT器件。
背景技术
LIGBT(Lateral Insulated Gate Bipolar Transistor，横向绝缘栅双极性晶体管)是一种MOSFET和BJT管相结合的双极性半导体功率器件，具有导通压降低、驱动功耗低和工作频率高等优点，被广泛应用于通信技术、新能源设备和各类消费电子领域，是电子电力***的核心器件。LIGBT易于集成在Si基上，通常应用在SOⅠ基的功率智能***中。
LIGBT的双极性工作模式的优点在于，它具有极低的导通压降，缺点在于关断的时候存在极长的电流拖尾过程。电流拖尾的原因在于关断过程中电子被阳极p-collector区抽取的同时，p-collector区也会向n-drift区持续注入空穴，器件体内的剩余载流子主要靠非平衡载流子的复合作用消失。电流拖尾现象导致LIGBT器件的关断损耗与关断时间进一步增加。想要将低关断损耗可以降低关断过程中空穴的注入量，或者降低n-drift区以及n-drift载流子的寿命，但是相应的会增加器件的导通压降。这就存在着关断损耗与导通压降之间的折中关系。
降低表面电场强度技术(RESURF)，是通过优化设计n-drift区的掺杂剂量，利用衬底的辅助耗尽效应从而优化电场分布，实现耐压值的最大化。这一技术最早使用在LDMOS器件上，同样也适用于LIGBT器件。Double-RESURF技术是在漂移区表面引入p-top层，Triple-RESURF技术是在漂移区内引入p-buried层，他们都能在较短的n-drift区长度上实现耐高压，使得导通压降与关断损耗均降低。
由于LIGBT内部的nMOS具有电流饱和的特点，在外加电压较大的时候，LIGBT的电流也能够处于饱和的状态，即使外加电压上升，也不会使得电流大幅增加。当LIGBT由于故障处于短路工作状态时，它电流饱和的这一特性能够使得其不会由于过大的电流在短时间内被烧毁，这段缓冲时间能够让外部的保护电路来检测故障并且控制LIGBT进行关断。降低LIGBT的饱和电流能够提高它的短路工作的可靠性，能够给***电路提供更多检测故障的时间，这大大降低了***电路的实际难度与成本，因此，为实现降低***电路的设计难度与成本，本发明的目的在于提供改进的LIGBT器件以进一步降低LIGBT器件的饱和电流与关断损耗。
发明内容
有鉴于此，本发明的目的在于提供一种集成自偏置PMOS的低功耗LIGBT器件，在器件正向导通时降低器件的饱和电流，在器件关断时降低器件的关断损耗，在器件短路时延长器件正常工作的时间，以提高器件的可靠性。
为达到上述目的，本发明提供如下技术方案：
一种集成自偏置PMOS的低功耗LIGBT器件，该器件包括阴极P+区1、阴极P-well区2、漂移区3、埋氧层4、衬底5、阴极N+区6、普通MOS氧化层7、普通MOS多晶硅栅极8、阴极MOS-P区9、PMOS多晶硅栅极10、PMOS氧化层11、P型埋层14和阳极区。
其中衬底5、埋氧层4和漂移区3自下而上依次设置；所述P型埋层14被漂移区3完全包裹；阳极区的上方与右侧与LIGBT器件平齐，其左侧和下方与漂移区3相邻。阳极区包括阳极P+区12和阳极N-buffer区13；其中阳极P+区12被阳极N-buffer区13包裹；阳极N-buffer区13被漂移区3包裹。
阴极P+区1与阴极N+区6相邻，且两者均位于阴极P-well区2上方；阴极P-well区2下方与漂移区3相邻；普通MOS氧化层7左侧与阴极N+区6和阴极P-well区2相邻，下方与漂移区3相邻，右侧与P型埋层14和自偏置PMOS区15相邻；普通MOS多晶硅栅极8位于普通MOS氧化层7中，被普通MOS氧化层7完全包裹；阴极MOS-P区9位于普通MOS氧化层7和PMOS氧化层11之间；PMOS氧化层11右侧与漂移区3相邻，下方与P型埋层14相邻；PMOS多晶硅栅极10位于PMOS氧化层11中，被PMOS氧化层11完全包裹。
其中，阴极P+区1、阴极P-well区2、阴极N+区6、普通MOS氧化层7、普通MOS多晶硅栅极8以及部分的漂移区3组成普通MOS区16，普通MOS区16用于控制阴极电子的注入，以及用于控制器件的开启与关闭。
阴极MOS-P区9、PMOS多晶硅栅极10、PMOS氧化层11以及部分的漂移区3和P型埋层14组成自偏置PMOS区15，自偏置PMOS区15用于控制漂移区空穴的抽取，同时调节器件内空穴的数量。
进一步，阴极MOS-P区9和PMOS多晶硅栅极10均与阴极电极相连。
进一步，普通MOS区16的源极为阴极N+区6，漏极为漂移区3，栅极为普通MOS多晶硅栅极8，栅氧化层为普通MOS氧化层7。
进一步，自偏置PMOS区15的源极为P型埋层14，漏极为阴极MOS-P区9，栅极为PMOS多晶硅栅极10，栅氧化层为PMOS氧化层11。
进一步，P型埋层14与普通MOS氧化层7、PMOS氧化层11均直接接触。
进一步，PMOS氧化层11的厚度可以根据需要进行调整。
本发明的有益效果在于：本发明在LIGBT器件阴极引入自偏置PMOS区域，具有以下优点：
(1)在器件工作于正向导通且阳极电压较低的情况下，阴极PMOS关闭，空穴通过阴极P-well区、阴极P+区流走，器件的导通压降与传统的Triple-RESURF LIGBT器件一致。随着阳极电压的逐渐增加，位于阴极的PMOS开启，空穴既可以通过阴极P-well区、阴极P+区流走，也能通过PMOS的阴极MOS-P区流走，降低了空穴的浓度，从而降低器件的饱和电流，其饱和电流相较于传统器件降低了40％，短路耐受时间提高了约3.4倍，提升了器件的可靠性。
(2)在器件关断的时候，随着器件的压降升高，PMOS将会自动开启辅助抽取漂移区的空穴，提高了器件的关断速度，降低器件的关断损耗，其关断损耗比之传统器件降低了38％，大幅改善了器件的关断损耗与通态压降之间的折中关系。
(3)在短路工作的时候，PMOS自动开启抽取漂移区的空穴使得经过阴极P-well区的空穴减少，从而延缓器件闩锁效应的发生，提高了器件的短路工作特性。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明集成自偏置PMOS的低功耗LIGBT器件的结构示意图；
图2为本发明低功耗LIGBT器件的等效电路图；
图3为本发明与传统Triple-RESURF LIGBT在雪崩击穿状态下的电势分布图；
图4为本发明与传统Triple-RESURF LIGBT在漂移区长度LD为25μm时的阻断特性对比图，(a)为本发明阻断特性图，(b)为传统Triple-RESURF LIGBT的阻断特性图；
图5为本发明与传统Triple-RESURF LIGBT的性能对比图以及本发明的部分性能示意，(a)为本发明与传统Triple-RESURF LIGBT的饱和电流对比图，(b)为PMOS在开启和未开启时的能带对比图，(c)为PMOS沟道流过的空穴电流密度与其他位置的空穴电流密度对比图；
图6为本发明与传统Triple-RESURF LIGBT的正向导通特性对比图；
图7为本发明与传统Triple-RESURF LIGBT的部分性能对比图以及器件关断时PMOS区的能带变化，(a)为本发明与传统Triple-RESURF LIGBT的感性负载测试电路，(b)为相同导通压降下的关断特性曲线图，(c)为关断过程中PMOS导通时与关闭时的能带对比图；
图8为本发明与传统Triple-RESURF LIGBT的短路工作特性对比，(a)为本发明与传统Triple-RESURF LIGBT的短路工作测试电路，(b)为短路工作特性曲线图；
图9为本发明低功耗LIGBR器件的主要工艺流程示意图。
附图标记：1-阴极P+区；2-阴极P-well区；3-漂移区；4-埋氧层；5-衬底；6-阴极N+区；7-普通MOS氧化层；8-普通MOS多晶硅栅极；9-阴极MOS-P区；10-PMOS多晶硅栅极；11-PMOS氧化层；12-阳极P+区；13-阳极N-buffer区；14-P型埋层；15-自偏置PMOS区；16-普通MOS区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
本发明在传统的Triple-RESURF LIGBT器件上进行改进，提出一种集成自偏置PMOS的低功耗LIGBT器件，如图1所示，该器件包括阴极P+区1、阴极P-well区2、漂移区3、埋氧层4、衬底5、阴极N+区6、普通MOS氧化层7、普通MOS多晶硅栅极8、阴极MOS-P区9、PMOS多晶硅栅极10、PMOS氧化层11、阳极P+区12、阳极N-buffer区13、P型埋层14。
衬底5位于器件最底层，衬底上方是埋氧层4，埋氧层上方是漂移区3，漂移区中设置有P型埋层14，且被漂移区完全包裹。阴极P+区1的左侧和上方与器件的表面平齐，其右侧和下方分别与阴极N+区6、阴极P-well区2相邻。阴极N+区6上方与器件表面平齐，其右侧和下方分别与普通MOS氧化层7、阴极P-well区2相邻。阴极P-well区2的下方为漂移区3，左侧与器件表面平齐，右侧与普通MOS氧化层7相邻。普通MOS多晶硅栅极8被普通MOS氧化层7完全包裹。阴极MOS-P区9位于普通MOS氧化层7和PMOS氧化层11之间，其上方与器件表面平齐，下方与漂移区3相邻。PMOS多晶硅栅极10被PMOS氧化层11完全包裹。阳极P+区12被阳极N-buffer区13包裹，阳极N-buffer区13被漂移区3包裹。
其中自偏置PMOS区15由阴极MOS-P区9、PMOS多晶硅栅极10、PMOS氧化层11以及一部分的漂移区3和P型埋层14组成。普通MOS区16由阴极P+区1、阴极P-well区2、阴极N+区6、普通MOS氧化层7、普通MOS多晶硅栅极8和部分的漂移区3组成。并且普通MOS氧化层7和PMOS氧化层11均直接与P型埋层14直接接触。
本实施例在器件尺寸以及掺杂浓度方面：漂移区3的长度(X轴方向)为30μm，宽度(Y轴方向)为5μm，该区域的掺杂浓度为4.5×1015cm-3。阴极P+区1的长度为1μm，宽度为1μm，掺杂浓度为1×1019cm-3。阴极N+区6的长度为1μm，宽度为1μm，掺杂浓度为1×1019cm-3。阴极P-well区2的长度为2μm，宽度为1μm，掺杂浓度为1×1017cm-3。阳极P+区12的长度为1μm，宽度为1μm，掺杂浓度为1×1019cm-3。阳极N-buffer区13的长度为2μm，宽度为2μm，掺杂浓度为1×1017cm-3。阴极MOS-P区9的长度为1μm，宽度为1μm，掺杂浓度为1×1019cm-3。P型埋层14的长度为21μm，宽度为2μm，掺杂浓度为2×1015cm-3。普通MOS氧化层16的长度厚度为0.1μm。PMOS氧化层11的厚度为0.1μm。普通MOS多晶硅栅极8的长度为0.8μm，宽度为2.8μm，掺杂浓度为1×1019cm-3。PMOS多晶硅栅极10的长度为0.8μm，宽度为2.8μm，掺杂浓度为1×1019cm-3。埋氧层4的长度为30μm，宽度为3μm。衬底5的长度为30μm，宽度为1μm，掺杂浓度为1×1016cm-3。
本实施例采用SENTAURUS仿真软件，对本发明低功耗LIGBT器件的结构进行性能仿真分析，分析其机理并进行电学仿真。在仿真过程中，本实施例器件与传统器件的各个仿真参数均一致，其中漂移区厚度为5μm，载流子寿命为10μs，环境温度为300K。
图2所示即为本实施例器件的等效电路图，其中，LIGBT等效于NMOS控制的PNP晶体管。阳极P+区12、阳极N-buffer区13、漂移区3、P型埋层14可以等效成一个PNP晶体管，该等效晶体管与自偏置PMOS串联在一起。在外加集电极电压大于PMOS的阈值电压时，PMOS将自动开启，并抽取空穴。
图3所示为本实施例器件与传统Triple-RESURF LIGBT器件在漂移区长度为25μm，掺杂浓度为4.5×1015cm-3下的雪崩击穿特性曲线对比图。图4所示为本实施例器件与传统Triple-RESURF LIGBT器件在漂移区长度为25μm时的阻断特性对比图，如图4(a)所示，本实施例器件在漂移区浓度为4.5×1015cm-3时的击穿电压为345V，而如图4(b)所示，传统Triple-RESURF LIGBT器件则为349V，可见两者处于同一耐压等级。
图5(a)所示为本实施例器件与传统Triple-RESURF LIGBT器件在漂移区长度为25μm，掺杂浓度为4.5×1015cm-3下的饱和电流特性曲线对比图，由于本实施例器件的自偏置PMOS随着外加电压增大自动开启抽取空穴，因此本实施例器件的饱和电流小于传统Triple-RESURF LIGBT器件。图5(b)所示为本实施例器件自偏置PMOS在正向导通下开启和未开启时的能带对比图。图5(c)所示为自偏置PMOS沟道流过的空穴电流密度与其他位置的空穴电流密度对比图。
图6为本实施例器件与传统Triple-RESURF LIGBT器件的正向导通曲线对比图，此时由于外加电压较小，PMOS未开启不会抽取空穴，没有削弱电导调制效应，没有对正向导通特性造成影响。所以本实施例器件与传统Triple-RESURF LIGBT器件的正向导通曲线十分接近。
图7(a)为关断测试电路，其中负载为感性负载。图7(b)为本实施例器件与传统Triple-RESURF LIGBT器件在相同导通压降下的关断特性曲线。关断时间指的是集电极电流从90％下降到10％所花费的时间，由于本实施例器件与传统Triple-RESURF LIGBT器件相比，多了自偏置PMOS区，在关断过程中能够自动开启抽取空穴，加速漂移区内空血的抽取，因此本实施例器件的关断损耗得以下降。进一步的，由于PMOS的多晶硅栅极与阴极发射极相连，PMOS多晶硅栅极与普通MOS多晶硅栅极相对，使得普通MOS多晶硅栅极的等效电容下降，本实施例器件的关断速度加快。图7(c)为自偏置PMOS在感性负载关断下开启和未开启时的能带对比图。
图8(a)所示为短路特性测试电路的拓扑结构，图8(b)所示为本实施例器件与传统Triple-RESURF LIGBT器件在电源电压为150V下的短路特性工作曲线。在短路工作状态下，传统Triple-RESURF LIGBT器件先是饱和开通产生很大的电流，然后由于大电流导致发热使得传统Triple-RESURF LIGBT器件的热阻上升，电流开始下降趋于稳定状态，当传统LIGBT器件内寄生的晶闸管开通时电流瞬间增大，LIGBT被热击穿，器件失效。在本实施例器件中，由于自偏置PMOS在短路工作状态一直处于开启状态，本实施例器件的短路工作电流大小一直低于传统Triple-RESURF LIGBT器件。自偏置的PMOS分担了原本通过阴极P-well区的空穴电流，使得本实施例器件中寄生的晶闸管开通变得比较困难，延长了器件正常工作的时间。
本实施例器件的工艺流程如图9所示，其主要工艺包括：离子注入、扩散、刻蚀、氧化、淀积、多晶填充和退火等，最后，淀积金属电极形成阳极、栅极、阴极。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (6)
1.一种集成自偏置PMOS的低功耗LIGBT器件，包括漂移区(3)、埋氧层(4)、衬底(5)、P型埋层(14)和阳极区，所述衬底(5)、埋氧层(4)和漂移区(3)自下而上依次设置；所述P型埋层(14)被漂移区(3)完全包裹；所述阳极区的上方与右侧与LIGBT器件平齐，其左侧和下方与漂移区(3)相邻；其特征在于：该器件还包括阴极P+区(1)、阴极P-well区(2)、阴极N+区(6)、普通MOS氧化层(7)、普通MOS多晶硅栅极(8)、阴极MOS-P区(9)、PMOS多晶硅栅极(10)和PMOS氧化层(11)；
所述阴极P+区(1)与阴极N+区(6)相邻，且两者均位于阴极P-well区(2)上方；所述阴极P-well区(2)下方与漂移区(3)相邻；所述普通MOS氧化层(7)左侧与阴极N+区(6)和阴极P-well区(2)相邻，下方与漂移区(3)相邻，右侧与P型埋层(14)和自偏置PMOS区(15)相邻；所述普通MOS多晶硅栅极(8)位于普通MOS氧化层(7)中，被普通MOS氧化层(7)完全包裹；所述阴极MOS-P区(9)位于普通MOS氧化层(7)和PMOS氧化层(11)之间；所述PMOS氧化层(11)右侧与漂移区(3)相邻，下方与P型埋层(14)相邻；所述PMOS多晶硅栅极(10)位于PMOS氧化层(11)中，被PMOS氧化层(11)完全包裹；
所述阴极P+区(1)、阴极P-well区(2)、阴极N+区(6)、普通MOS氧化层(7)、普通MOS多晶硅栅极(8)以及部分的漂移区(3)组成普通MOS区(16)；
所述阴极MOS-P区(9)、PMOS多晶硅栅极(10)、PMOS氧化层(11)以及部分的漂移区(3)和P型埋层(14)组成自偏置PMOS区(15)。
2.根据权利要求1所述的一种低功耗LIGBT器件，其特征在于：所述阳极区包括阳极P+区(12)和阳极N-buffer区(13)；所述阳极P+区(12)被阳极N-buffer区(13)包裹；所述阳极N-buffer区(13)被漂移区(3)包裹。
3.根据权利要求1所述的一种低功耗LIGBT器件，其特征在于：所述阴极MOS-P区(9)和PMOS多晶硅栅极(10)均与阴极电极相连。
4.根据权利要求1所述的一种低功耗LIGBT器件，其特征在于：所述普通MOS区(16)的源极为阴极N+区(6)，漏极为漂移区(3)，栅极为普通MOS多晶硅栅极(8)，栅氧化层为普通MOS氧化层(7)。
5.根据权利要求1所述的一种低功耗LIGBT器件，其特征在于：所述自偏置PMOS区(15)的源极为P型埋层(14)，漏极为阴极MOS-P区(9)，栅极为PMOS多晶硅栅极(10)，栅氧化层为PMOS氧化层(11)。
6.根据权利要求1所述的一种低功耗LIGBT器件，其特征在于：所述P型埋层(14)与普通MOS氧化层(7)和PMOS氧化层(11)均直接接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211318477.5A CN115458593A (zh) | 2022-10-26 | 2022-10-26 | 一种集成自偏置pmos的低功耗ligbt器件 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115458593A (zh) |
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