CN115458591A - 一种具有低导通电阻和低开关损耗的sic半导体功率器件 - Google Patents

一种具有低导通电阻和低开关损耗的sic半导体功率器件 Download PDF

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Abstract

本发明公开了一种具有第一和第二类型栅沟槽，用于形成栅极和位于栅极下方、用作栅氧化层电场降低区的接地P屏蔽区的SiC沟槽式MOSFET。栅极位于底部具有厚氧化层的第一类型栅沟槽内，接地P屏蔽区围绕在完全被厚氧化层填充的第二类型栅沟槽的周围，并通过接地P区连接至源金属。此器件还进一步包括一个围绕第一类型栅沟槽的电流扩散层，以降低导通电阻。

Description

一种具有低导通电阻和低开关损耗的SIC半导体功率器件
技术领域
本发明主要涉及半导体功率器件，更具体地，本发明涉及一种碳化硅(SiC)沟槽式MOSFET(金属氧化物半导体场效应晶体管)，其具有第一和第二类型栅沟槽结构，用于形成栅极和用作栅氧化层电场降低区(GOER)的接地P屏蔽区(PS)。该器件还进一步包括位于体区下方、围绕第一类型栅沟槽的电流扩散层，以获得更低的栅氧化层电场强度，更低的导通电阻，更小的栅-漏电荷(Qgd)和更低的开关损耗。
背景技术
由于SiC的物理特性，相比Si-MOSFETs，SiC-MOSFETs具有更高的击穿电压，更低的导通电阻和更快的开关速度。然而，SiC-MOSFETs因SiC和栅氧化层间的界面态较差，需要较高的Vgs才能完全打开器件通道，因此相比Si-MOSFETs，SiC-MOSFETs具有更高的栅氧化层电场强度。例如，对于Si器件，Vgs＝10V能完全打开器件通道，但对于SiC器件而言，Vgs＝18V才能完全打开器件通道。Vgs越高，则栅氧化层电场强度会越高，从而导致可靠性问题。
另一个问题是，如图1所示，SiC器件沟槽底部生长的栅氧化层的厚度比沟槽侧壁薄的多(薄了约3～5倍)，这不仅会导致更大的Qgd，还会大大提高沟槽底部栅氧化层的电场强度。图1所示的器件结构与传统的Si沟槽式MOSFET类似，除了N+SiC衬底101和SiC外延层102，具有n+源区111和P体区110。填充栅电极105的栅沟槽103形成于外延层102中，且栅沟槽103的沟槽侧壁和沟槽底部分别热氧化生长栅氧化层109和106。由于SiC晶面中Si面沟槽底部的氧化速率最低，使得栅氧化层106的厚度薄于109。
因此，在半导体器件的设计和制造领域，特别是SiC沟槽式MOSFET的设计和制造领域，仍需要提供一种新型的单元结构、器件结构和制造方法可以解决以上所涉及的困难和限制，使得SiC沟槽式MOSFET具有更低的栅氧化层电场强度，获得更低的导通电阻，更小的Qgd和更低的开关损耗。
发明内容
本发明公开了一种新型的SiC沟槽式MOSFET，其具有第一和第二类型栅沟槽，用于形成栅极和用作栅氧化层电场降低区的接地P屏蔽区(PS)，其中栅极位于第一类型栅沟槽内，且第一类型栅沟槽的沟槽底部具有厚氧化层，接地PS区围绕在完全被厚氧化层填充的第二类型栅沟槽周围，且至少通过一个接地P区(GP)连接体区并连接至源金属。由于第二类型栅沟槽的沟槽宽度窄于第一类型栅沟槽，可将PS区的宽度设计的比第一类型栅沟槽窄。因此，两个相邻PS区之间的夹断效应被减弱，从而降低了导通电阻。该器件还进一步包括位于体区下方、围绕第一类型栅沟槽的电流扩散层(CSL)，以进一步避免两个相邻PS区之间的夹断效应，从而进一步降低导通电阻，其中，CSL的掺杂浓度(Ncs)高于外延层(Nepi)。由于器件的厚底部氧化层的存在，相比传统SiC MOSFET，本发明的SiC MOSFET具有更小的Qgd，并可进一步降低开关损耗。
本发明的一个方面，是公开了一种包含多个单元的SiC功率器件，其中每个单元均位于有源区内，进一步包括：一个外延层，其具有第一导电类型，且位于衬底之上；至少一个条形栅沟槽，其被具有第一导电类型的源区所包围，源区位于具有第二导电类型的体区中，并接近外延层的上表面；每个条形栅沟槽都包括一个第一类型栅沟槽和一个第二类型栅沟槽；第一类型栅沟槽位于第二类型栅沟槽之上，且其沟槽宽度大于第二类型栅沟槽；一个栅极，位于第一类型栅沟槽内，并被位于第一类型栅沟槽底部的第一绝缘层和第一类型栅沟槽侧壁的第二绝缘层所包围；第一绝缘层的厚度大于第二绝缘层。一个P屏蔽区(PS)，用作栅氧化层电场降低区，其具有第二导电类型并围绕第二类型栅沟槽，其中第二类型栅沟槽完全被第一绝缘层所填充；至少一个接地P区(GP)，其具有第二导电类型，围绕第一类型栅沟槽的侧壁和底部，并连接体区和PS区；体区和源区，通过多个源接触区连接至源金属。因此，PS区与源金属通过接地GP区接地。
根据本发明的另一个方面，在一些优选实施例中，衬底具有第一导电类型。在另一些优选实施例中，衬底具有第一导电类型，还进一步包括：一个具有第二导电类型的PS区，用作栅氧化层电场降低区，其毗邻体区的下表面、并临近条形栅沟槽。在另一些优选实施例中，器件还进一步包括一个超级结结构，所述超级结结构包括位于衬底之上的、具有第二导电类型的P柱区。
根据本发明的另一个方面，在一些优选实施例中，衬底具有所述的第一导电类型，外延层为具有均匀掺杂浓度的单一外延层。在另一些优选实施例中，衬底具有第一导电类型，外延层为具有均匀掺杂浓度、且电阻率为R的单一外延层，所述沟槽式半导体功率器件还进一步包括一个具有第一导电类型、且电阻率为Rn的缓冲层，所述缓冲层位于衬底和外延层之间，其中R>Rn。在另一些优选实施例中，衬底具有第二导电类型，外延层为具有均匀掺杂浓度、且电阻率为R的单一外延层，所述沟槽式半导体功率器件还进一步包括一个具有第一导电类型、且电阻率为Rn的缓冲层，所述缓冲层位于衬底和外延层之间，其中R>Rn。
根据本发明的另一个方面，在一些优选实施例中，衬底具有第二导电类型，还进一步包括：一个缓冲层，其为第一导电类型，且位于衬底和外延层之间；以及多个位于衬底的、具有第一导电类型的重掺杂区域，形成多个交替的P+区和N+区。
根据本发明的另一个方面，还公开了一种SiC功率器件，还进一步包括，一个具有第一导电类型的电流扩散层(CSL)，其至少包围位于有源区内的第一类型栅沟槽的沟槽侧壁，其中CSL的掺杂浓度高于外延层。
根据本发明的另一个方面，在一些优选实施例中，超级结结构的P柱区可通过多外延法形成。在另一些优选实施例中，超级结结构的P柱区可通过在深沟槽中填充具有第二导电类型的外延层形成。
发明还公开了一种用于制造SiC功率器件的方法，其包括以下步骤：生长具有第一导电类型的外延层于具有第一导电类型的衬底之上，其中，外延层的掺杂浓度低于衬底；通过实施以下步骤形成第一类型和第二类型栅沟槽：
(a)在外延层的上表面形成沟槽掩膜版，用于定义多个第一类型栅沟槽；
(b)通过刻蚀沟槽掩膜版中的开放区域，在外延层中形成第一类型栅沟槽；
(c)在第一类型栅沟槽的侧壁和底部形成一层介电层；
(d)通过各向异性刻蚀去除第一类型栅沟槽的底部；
(e)实施各向异性硅刻蚀，形成多个第二类型栅沟槽。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：实施角度离子注入，将第二导电类型掺杂物注入到第二类型栅沟槽的侧壁和底部，以形成围绕在第二类型栅沟槽周围的第二导电类型掺杂区。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：实施第二导电类型掺杂物的零度离子注入。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：在步骤(e)之后沉积BSG层至沟槽中，以形成围绕沟槽较低部分的第二导电类型掺杂区。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：形成一个接地P区(GP)掩膜版，采用湿法介电层刻蚀法和第二导电类型掺杂物的角度离子注入，将第二导电类型掺杂物注入到第一类型栅沟槽的侧壁和底部，形成围绕在第一类型栅沟槽周围的第二导电类型掺杂区。
根据本发明的另一个方面，在一些优选实施例中，用于制造沟槽式半导体功率器件的方法，其进一步包括以下步骤：
(f)移除介电层；
(g)沿第一类型和第二类型栅沟槽的内表面，形成第一绝缘层，其中第二类型栅沟槽完全被第一绝缘层所填充；
(h)沿第一类型栅沟槽的上部，回刻蚀第一绝缘层；
(i)沿沟槽的侧壁形成第二绝缘层作为栅氧化层；
(j)沉积掺杂多晶硅层至第一类型栅沟槽中；
(k)回刻蚀第一掺杂多晶硅层，作为栅电极。
通过参考以下各个附图，阅读下文对优选实施例的详细描述，本发明的上述及其他的目的和优点对于本领域的普通技术人员来说无疑是显而易见的。
附图说明
图1是现有技术所揭示的一种具有沟槽栅垂直双扩散MOSFET的传统SiC半导体器件的横截面图。
图2是根据本发明的一个优选的具有条形单元的超级结沟槽式MOSFETs的顶视图。
图3A是图2中A-A’截面的一个优选的横截面图。
图3B是图2中B-B’截面的一个优选的横截面图。
图4A是图2中A-A’截面的另一个优选的横截面图。
图4B是图2中B-B’截面的另一个优选的横截面图。
图5A是图2中A-A’截面的另一个优选的横截面图。
图5B是图2中B-B’截面的另一个优选的横截面图。
图6是图2中A-A’截面的另一个优选的横截面图。
图7是图2中B-B’截面的另一个优选的横截面图。
图8A是根据本发明的另一个优选实施例的横截面图。
图8B是根据本发明的另一个优选实施例的横截面图。
图9是根据本发明的一个优选的IGBT实施例的横截面图。
图10是根据本发明的一个优选的具有集成的RC二极管的IGBT实施例的横截面图。
图11A～11P是一系列的横截面图，显示图4A和图4B中SiC超级结沟槽式MOSFET的制造步骤。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
图2所示的是根据本发明的一个优选的具有条形单元的沟槽式MOSFETs的顶视图。在每个单元中，栅沟槽201均围绕在P屏蔽区(PS)202的周围，其中栅沟槽201为条形，PS区202与接地P区(GP)相连。沟槽式源接触区203位于每两个相邻的栅沟槽201之间。
图3A所示的是图2所示优选实施例的A-A’截面的横截面图。所述SiC功率器件包括一个在N型SiC外延层302上形成的超级结沟槽式MOSFET，该外延层302位于N+SiC衬底301之上，其中，N+SiC衬底301的背面涂有Ti/Ni/Ag后金属层320用作漏金属。在N外延层302中，形成多个包括第一类型栅沟槽303和第二类型栅沟槽304的沟槽，所述沟槽从外延层302的上表面向下延伸入外延层302中，并未接触到N外延层302和N+衬底301的界面316，其中，第一类型栅沟槽303位于第二类型栅沟槽304之上，且第一类型栅沟槽303宽度大于第二类型栅沟槽304。栅极305，位于第一类型栅沟槽303的较高部分，并被位于栅沟槽303底部的、作为第一绝缘层306的厚底部氧化层以及位于栅沟槽303侧壁的第二绝缘层309所围绕，其中第二绝缘层309的厚度小于第一绝缘层306，第二类型栅沟槽304完全被第一绝缘层306所填充。在每两个相邻的第一类型栅沟槽303之间，形成一个具有n+源区311的p体区310，其从N外延层302的上表面附近延伸并围绕被衬以第二栅绝缘层309的栅电极305。介电隔层321形成于外延层302之上，源金属312形成于介电隔层321之上。p体区310和n+源区311进一步通过多个沟槽式接触区323连至源金属312，其中，沟槽式接触区323填充以接触插塞313，接触插塞313和源金属312均为Ti/TiN/Al合金，且沟槽式接触区323的底部被位于n+源区311下方的p+体接触区314所围绕。根据本发明，引入毗邻第二类型栅沟槽304侧壁和底部的P屏蔽区(PS)315至N外延层202中，所述PS区315可通过对第二类型栅沟槽304的侧壁和底部实施角度硼离子注入，或角度和零度硼离子注入相结合的方式，或BSG层沉积步骤形成。由于第二类型栅沟槽304的沟槽宽度窄于第一类型栅沟槽303，可将PS区315的宽度设计地比第一类型栅沟槽303窄。
图3B所示的是图2所示优选实施例的B-B’截面的横截面图，所述的沟槽式功率器件与图3A所述的发明具有相似的结构，除了在本发明的结构中，还存在一个围绕第一类型栅沟槽303’侧壁和底部的接地P区(GP)317’，所述GP区317’连接p体区310’和P屏蔽区(PS)315’并连接至源金属312’。由于第二类型栅沟槽304’的沟槽宽度窄于第一类型栅沟槽303’，可将PS区315’的宽度设计地比第一类型栅沟槽303’窄。因此，两个相邻PS区315’之间的夹断效应被减弱，从而降低了导通电阻。
图4A所示的是图2所示另一个优选实施例A-A’截面的横截面图。所述的沟槽式半导体功率器件与图3A所述的发明具有相似的结构，除了在本发明的结构中，还包括一个p型栅氧化层电场降低区418(Pr，如图所示)作为第二屏蔽区，其毗邻p体区410的下表面、并临近栅沟槽。此发明结构中的沟槽式源接触区423所填充的接触插塞413为Ti/TiN/W，源金属412为Al合金。
图4B所示的是图2所示另一个优选实施例B-B’截面的横截面图。所述的沟槽式半导体功率器件与图4A所述的发明具有相似的结构，除了在本发明的结构中，还存在一个围绕第一类型栅沟槽403’侧壁和底部的接地P区(GP)417’，所述GP区417’连接p体区410’和P屏蔽区(PS)415’并连接至源金属412’。
图5A所示的是图2所示另一个优选实施例A-A’截面的横截面图。所述的沟槽式半导体功率器件与图3A所述的发明具有相似的结构，除了在本发明的结构中，引入P柱区519至N外延层502中形成超级结区，所述超级结区包括多个位于衬底501之上、交替排列的P柱区519和N区502。其中，P柱区519位于p体区510的下方、N外延层502的底部表面516的上方，所述P柱区可通过多外延法形成，也可通过在深沟槽中填充具有第二导电类型的外延层形成。本发明结构中的沟槽式源接触区523所填充的接触插塞513为Ti/TiN/Al，源金属512为Ti/TiN/Al合金。
图5B所示的是图2所示另一个优选实施例B-B’截面的横截面图。所述的沟槽式功率器件与图5A所述的发明具有相似的结构，除了在本发明的结构中，还存在一个围绕第一类型栅沟槽503’侧壁和底部的接地P区(GP)517’，所述GP区517’连接p体区510’和P屏蔽区(PS)515’并连接至源金属512’。
图6所示的是图2所示另一个优选实施例A-A’截面的横截面图。所述的沟槽式功率器件与图3A所述的发明具有相似的结构，除了在本发明的结构中，还包括一个位于p体区610下方、N外延层602较高部分、具有第一导电类型的电流扩散层(CSL)627，以进一步避免两个相邻P屏蔽区(PS)615之间的PS区夹断电流通路的形成，从而进一步降低导通电阻，其中，电流扩散层627的掺杂浓度(Ncs)高于N外延层602的掺杂浓度(Nepi)。本发明结构中的沟槽式源接触区623所填充的接触插塞613为Ti/TiN/Al，源金属612为Ti/TiN/Al合金。
图7所示的是图2所示另一个优选实施例A-A’截面的横截面图。所述的沟槽式功率器件与图4A所述的发明具有相似的结构，除了在本发明的结构中，还包括一个位于p体区710下方、N外延层702较高部分、具有第一导电类型的电流扩散层(CSL)727，以进一步避免两个相邻P屏蔽区(PS)715之间的PS区夹断电流通路的形成，从而进一步降低导通电阻，其中，电流扩散层727的掺杂浓度(Ncs)高于N外延层702的掺杂浓度(Nepi)。本发明结构中的沟槽式源接触区723所填充的接触插塞713为Ti/TiN/W，源金属712为Al合金。
图8A所示的是根据本发明的另一个优选实施例。所述的沟槽式功率器件与图5A所述的发明具有相似的结构，除了在本发明的结构中，还包括一个位于p体区810下方、N外延层802较高部分、具有第一导电类型的电流扩散层(CSL)827，以进一步避免两个P屏蔽区(PS)815之间的PS区夹断电流通路的形成，从而进一步降低导通电阻，其中，电流扩散层827的掺杂浓度(Ncs)高于N外延层802的掺杂浓度(Nepi)。本发明结构中的沟槽式源接触区823所填充的接触插塞813为Ti/TiN/W，源金属812为Al合金。
图8B所示的是根据本发明的另一个优选实施例。所述的沟槽式功率器件与图8A所述的发明具有相似的结构，除了在本发明的结构中，还进一步包括一个电阻率为Rn的N缓冲层822’，所述缓冲层822’位于N+衬底801’和N外延层802’之间，所述N外延层802’为具有均匀掺杂浓度、且电阻率为R的单一外延层，其中R>Rn。此外，P柱区819’位于p体区810’的下方、并接触至N外延层802’的底部表面816’，所述P柱区819’可通过多外延法形成，也可通过在深沟槽中填充具有第二导电类型的外延层形成。
图9所示的是根据本发明的另一个优选实施例，所述的沟槽式半导体功率器件为IGBT(绝缘栅双极晶体管)器件，本发明与图8B所述的发明具有相似的结构，除了在本发明中，所述IGBT器件形成在P+衬底901之上，还进一步包括一个位于P+衬底901和N外延层902之间的、电阻率为Rn的N缓冲层922，所述N外延层902为具有均匀掺杂浓度、且电阻率为R的单一外延层，其中R>Rn。
图10所示的是根据本发明的另一个优选实施例，所述的沟槽式半导体功率器件为另一个IGBT器件，本发明与图9所述的发明具有相似的结构，除了在本发明中，还进一步包括位于P+衬底1001的多个重掺杂N+区1031，用于形成多个交替排列的P+和N+区，作为集成的RC二极管。
图11A～11P是一系列典型的制造步骤，用于形成本发明图4A和图4B中的优选实施例。如图11A所示，首先在N+SiC衬底1101上生长一层N外延层1102，其中N外延层1102的掺杂浓度低于N+衬底1101。随后，在位于有源区的N外延层1102内形成p体区1110和n+源区1111。在N外延层1102的上表面形成一层如氧化层的硬掩膜版1113，用于定义多个第一类型栅沟槽1103。随后，采用干法氧化层刻蚀法以及干法硅刻蚀法，形成多个第一类型栅沟槽1103，所述栅沟槽穿过硬掩膜版中的开放区域延伸入N外延层1102中，且其底部并未接触到N外延层1102的底部表面1116。生长一层牺牲氧化层(图中未显示)并去除，以消除形成栅沟槽1103的过程中引入的等离子体损伤。
如图11B所示，通过氧化层沉积法或热氧化生长法，在第一类型栅沟槽1103的侧壁和底部形成一层介电层1117。
如图11C所示，采用干法氧化层刻蚀法，去除位于第一类型栅沟槽1103底部的介电层1117。
如图11D所示，采用各向异性硅刻蚀法，形成多个第二类型栅沟槽1104。
如图11E所示，在第二类型栅沟槽1104的侧壁和底部，依次实施角度硼离子注入和扩散步骤，形成围绕第二类型栅沟槽1104的p*区1125。此外，如果栅沟槽1104的底部过窄，则采用零度注入和角度注入相结合的方式实现硼离子的注入。
如图11F所示，沉积BSG层于所述的两种类型的沟槽内，为形成围绕第二类型栅沟槽1104的p*区1125提供了另一种方法。
如图11G和图11H所示，在N外延层1102的上表面形成一层如氧化层的接地P区(GP)掩膜版，采用湿法介电层刻蚀法和具有第二导电类型掺杂物的角度离子注入，将第二导电类型掺杂物注入到第一类型栅沟槽1103的侧壁和底部，形成围绕在第一类型栅沟槽1103周围的第二导电类型掺杂区，分别形成A-A’截面和B-B’截面的横截面结构。
如图11I所示，形成具有P屏蔽区(PS)1115的A-A’截面的横截面结构，随后移除接地P区(GP)掩膜版和介电层1117。通过热氧化层生长法或厚氧化层沉积法，沿两种类型栅沟槽1103和1104的内壁以及N外延层1102的上表面生长一层厚氧化层作为第一绝缘层1106，其中第二类型栅沟槽1104完全被第一绝缘层1106所填充。
如图11J所示，形成具有P屏蔽区(PS)1115和接地P区(GP)1117的B-B’截面的横截面结构，随后移除接地P区(GP)掩膜版和介电层1117。通过热氧化层生长法或厚氧化层沉积法，沿两种类型栅沟槽1103和1104的内壁以及N外延层1102的上表面生长一层厚氧化层作为第一绝缘层1106，其中第二类型栅沟槽1104完全被第一绝缘层1106所填充。
如图11K所示为A-A’截面的横截面结构，从N外延层1102的上表面以及第一类型栅沟槽1103的上部回刻蚀第一绝缘层1106。
如图11L所示为B-B’截面的横截面结构，从N外延层1102的上表面以及第一类型栅沟槽1103的上部回刻蚀第一绝缘层1106。
如图11M所示为A-A’截面的横截面结构，采用热生长法或沉积法，沿第一类型栅沟槽1103的侧壁和N外延层1102的上表面形成第二绝缘层1109作为栅氧化层，所述第二绝缘层1109的厚度薄于第一绝缘层1106。随后，沉积第一掺杂多晶硅层于第一栅绝缘层1106之上，填充第一类型栅沟槽1103的较高部分，然后采用CMP法(化学机械抛光法)或等离子体刻蚀法将其回刻蚀，作为单栅电极1105。
如图11N所示为B-B’截面的横截面结构，采用热生长法或沉积法，沿第一类型栅沟槽1103的侧壁和N外延层1102的上表面形成第二绝缘层1109作为栅氧化层，所述第二绝缘层1109的厚度薄于第一绝缘层1106。随后，沉积第一掺杂多晶硅层于第一栅绝缘层1106之上，填充第一类型栅沟槽1103的较高部分，然后采用CMP法(化学机械抛光法)或等离子体刻蚀法将其回刻蚀，作为单栅电极1105。
如图11O所示为A-A’截面的横截面结构，采用传统技术，在整个结构的上表面形成第二介电层，所述第二介电层为无掺杂的氧化层以及BPSG层。在第二介电层的上表面覆盖一层掩膜版(图中未显示)，将其回刻蚀以形成介电隔层1121。在介电隔层1121上覆盖一个接触区掩膜版(图中未显示)，通过相继的干法氧化层刻蚀和干法硅刻蚀形成多个沟槽式接触区1123。所述沟槽式接触区1123穿过介电隔层1121、n+源区1111，延伸入p体区1110中，形成沟槽式源-体接触区。通过实施硼离子注入，形成p型栅氧化层电场降低区1118(Pr，如图所示)，其毗邻p体区1110的下表面、并临近沟槽1103。随后，实施BF2离子注入，在p体区1110内形成p+体接触掺杂区1114，其至少包围沟槽式源-体接触区1123的底部。随后，沉积Ti/TiN势垒金属层于沟槽式接触区1123的侧壁和底部，随后实施RTA操作用于形成硅化物。沉积W金属层于势垒金属层之上，回刻蚀W金属层和势垒金属层，以在沟槽式源-体接触区1123形成Ti/TiN/W接触金属插塞1113。沉积一层Al合金金属层于介电隔层1121的上表面，所述Al合金金属层的下方衬以Ti或Ti/TiN减阻层。随后，覆盖一个金属掩膜版(图中未显示)，刻蚀金属层形成源金属1112。
如图11P所示为B-B’截面的横截面结构，采用传统技术，在整个结构的上表面形成第二介电层，所述第二介电层为无掺杂的氧化层以及BPSG层。在第二介电层的上表面覆盖一层掩膜版(图中未显示)，将其回刻蚀以形成介电隔层1121。在介电隔层1121上覆盖一个接触区掩膜版(图中未显示)，通过相继的干法氧化层刻蚀和干法硅刻蚀形成多个沟槽式接触区1123。所述沟槽式接触区1123穿过介电隔层1121、n+源区1111，延伸入p体区1110中，形成沟槽式源-体接触区。通过实施硼离子注入，形成p型栅氧化层电场降低区1118(Pr，如图所示)，其毗邻p体区1110的下表面、并临近沟槽1103。随后，实施BF2离子注入，在p体区1110内形成p+体接触掺杂区1114，其至少包围沟槽式源-体接触区1123的底部。随后，沉积Ti/TiN势垒金属层于沟槽式接触区1123的侧壁和底部，随后实施RTA操作用于形成硅化物。沉积W金属层于势垒金属层之上，回刻蚀W金属层和势垒金属层，以在沟槽式源-体接触区1123形成Ti/TiN/W接触金属插塞1113。沉积一层Al合金金属层于介电隔层1121的上表面，所述Al合金金属层的下方衬以Ti或Ti/TiN减阻层。随后，覆盖一个金属掩膜版(图中未显示)，刻蚀金属层形成源金属1112。
虽然依照优选实施例对本发明进行了描述，但应该理解的是上述公开不能被视为是对本发明的限制。在阅读了上述公开的内容之后，各种替代和修改对于本技术领域的技术人员无疑是显而易见的。因此，附后的权利要求应被解释为涵盖落入本发明的真正精神和范围内的所有替代和修改。

Claims (17)

1.一种包含多个单元的SiC功率器件，其中每个单元均位于有源区内，进一步包括：
一个外延层，其具有第一导电类型，且位于衬底之上；
至少一个条形栅沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近所述外延层的上表面；
每个所述的条形栅沟槽都包括一个第一类型栅沟槽和一个第二类型栅沟槽；所述第一类型栅沟槽位于所述第二类型栅沟槽之上，且其沟槽宽度大于所述第二类型栅沟槽；
一个栅极，位于所述的第一类型栅沟槽内，并被位于所述第一类型栅沟槽底部的第一绝缘层和所述第一类型栅沟槽侧壁的第二绝缘层所包围；所述第一绝缘层的厚度大于所述第二绝缘层。
一个P屏蔽区，用作栅氧化层电场降低区，其具有第二导电类型并围绕所述的第二类型栅沟槽，其中所述的第二类型栅沟槽完全被所述第一绝缘层所填充；
至少一个接地P区，其具有第二导电类型，围绕所述第一类型栅沟槽的侧壁和底部，并连接所述体区和所述P屏蔽区；
所述体区和所述源区，通过多个源接触区连接至源金属。
2.如权利要求1所述的SiC功率器件，其特征在于，所述衬底具有所述的第一导电类型。
3.如权利要求1所述的SiC功率器件，其特征在于，所述衬底具有所述的第一导电类型，还进一步包括：一个具有所述第二导电类型的P屏蔽区，用作栅氧化层电场降低区，其毗邻所述体区的下表面、并临近所述的条形栅沟槽。
4.如权利要求1所述的SiC功率器件，其进一步包括一个超级结结构，所述超级结结构包括位于所处衬底之上的、具有所述第二导电类型的P柱区。
5.如权利要求4所述的SiC功率器件，其特征在于，所述衬底具有所述的第一导电类型，所述外延层为具有均匀掺杂浓度的单一外延层。
6.如权利要求4所述的SiC功率器件，其特征在于，所述衬底具有所述第一导电类型，所述外延层为具有均匀掺杂浓度、且电阻率为R的单一外延层，所述沟槽式半导体功率器件还进一步包括一个具有第一导电类型、且电阻率为Rn的缓冲层，所述缓冲层位于所述衬底和所述外延层之间，其中R>Rn。
7.如权利要求4所述的SiC功率器件，其特征在于，所述衬底具有所述第二导电类型，所述外延层为具有均匀掺杂浓度、且电阻率为R的单一外延层，所述沟槽式半导体功率器件还进一步包括一个具有第一导电类型、且电阻率为Rn的缓冲层，所述缓冲层位于衬底和所述外延层之间，其中R>Rn。
8.如权利要求4所述的SiC功率器件，其特征在于，所述衬底具有所述第二导电类型，还进一步包括：一个缓冲层，其为所述第一导电类型，且位于所述衬底和所述外延层之间；以及多个位于所述衬底的、具有所述第一导电类型的重掺杂区域，形成多个交替的P+区和N+区。
9.如权利要求1所述的SiC功率器件，其进一步包括一个具有所述第一导电类型的电流扩散层(CSL)，其至少包围位于所述有源区内的第一类型栅沟槽的沟槽侧壁，其中所述的CSL的掺杂浓度高于所述外延层。
10.如权利要求4所述的SiC功率器件，其特征在于，所述超级结结构的P柱区可通过多外延法形成。
11.如权利要求4所述的SiC功率器件，其特征在于，所述超级结结构的P柱区可通过在深沟槽中填充具有所述第二导电类型的外延层形成。
12.一种用于制造具有两阶梯栅沟槽结构的SiC功率器件的方法，其包括以下步骤：
生长具有第一导电类型的外延层于具有第一导电类型的衬底之上，其中，外延层的掺杂浓度低于衬底；通过实施以下步骤形成第一类型和第二类型栅沟槽：
(a)在所述外延层的上表面形成沟槽掩膜版，用于定义多个第一类型栅沟槽；
(b)通过刻蚀沟槽掩膜版中的开放区域，在所述外延层中形成所述第一类型栅沟槽；
(c)在所述第一类型栅沟槽的侧壁和底部形成一层介电层；
(d)通过各向异性刻蚀去除所述第一类型栅沟槽的所述底部；
(e)实施各向异性硅刻蚀，形成多个第二类型栅沟槽。
13.如权利要求12所述的SiC功率器件的制造方法，其进一步包括实施角度离子注入，将所述第二导电类型掺杂物注入到所述第二类型栅沟槽的所述侧壁和底部，以形成围绕在所述第二类型栅沟槽周围的第二导电类型掺杂区。
14.如权利要求13所述的SiC功率器件的制造方法，其进一步包括实施所述第二导电类型掺杂物的零度离子注入。
15.如权利要求12所述的SiC功率器件的制造方法，其进一步包括在步骤(e)之后沉积BSG层至所述沟槽中，以形成围绕所述沟槽较低部分的第二导电类型掺杂区。
16.如权利要求12所述的SiC功率器件的制造方法，其进一步包括形成一个接地P区掩膜版，采用湿法介电层刻蚀法和所述第二导电类型掺杂物的角度离子注入，将所述第二导电类型掺杂物注入到所述第一类型栅沟槽的所述侧壁和底部，形成围绕在所述第一类型栅沟槽周围的第二导电类型掺杂区。
17.如权利要求16所述的SiC功率器件的制造方法，其进一步包括以下步骤：
(f)移除所述介电层；
(g)沿所述第一类型和第二类型栅沟槽的内表面，形成第一绝缘层，其中所述第二类型栅沟槽完全被所述第一绝缘层所填充；
(h)沿所述第一类型栅沟槽的上部，回刻蚀所述第一绝缘层；
(i)沿所述沟槽的侧壁形成第二绝缘层作为栅氧化层；
(j)沉积掺杂多晶硅层至所述第一类型栅沟槽中；
(k)回刻蚀所述第一掺杂多晶硅层，作为栅电极。
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