CN115412651A - 视频处理装置、视频处理方法和显示*** - Google Patents

Abstract

公开了一种视频处理装置、视频处理方法和显示***，视频处理装置包括M个处理模块，M个处理模块中的每个被配置为，对待显示视频图像的一个子图像的图像数据进行处理；待显示视频图像包括M个子图像；M个处理模块中的每个包括：获取子模块、写内存子模块、缓存子模块、读内存子模块和发送子模块；获取子模块被配置为，获取子图像的N路图像数据；写内存子模块被配置为，将子图像的N路图像数据并行写入缓存子模块；读内存子模块包括K*N个读取端口，读内存子模块被配置为，利用K*N个读取端口对缓存子模块中存储的N路图像数据并行读取，且重复读取K次；发送子模块被配置为，将读内存子模块所读取的图像数据发送至显示模组。

Description

视频处理装置、视频处理方法和显示***

技术领域

本公开涉及显示技术领域，具体涉及一种视频处理装置及方法、显示***。

背景技术

随着超高清显示***的发展，显示模组的分辨率、帧率越来越高，但现在的视频处理芯片仅能支持较低帧率的显示模组。

发明内容

本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种视频处理装置、视频处理方法和显示***。

为了实现上述目的，本公开提供一种视频处理装置，包括M个处理模块，所述M个处理模块中的每个被配置为，对待显示视频图像的一个子图像的图像数据进行处理，且不同的处理模块对不同子图像的图像数据进行处理；所述待显示视频图像包括M个所述子图像；

所述M个处理模块中的每个包括：获取子模块、写内存子模块、缓存子模块、读内存子模块和发送子模块；其中，

所述获取子模块被配置为，获取所述子图像的N路图像数据；

所述写内存子模块被配置为，将所述子图像的N路图像数据并行写入所述缓存子模块；

所述缓存子模块被配置为，对所述子图像的N路图像数据进行缓存；

所述读内存子模块包括K*N个读取端口，所述读内存子模块被配置为，利用所述K*N个读取端口对所述缓存子模块中存储的所述N路图像数据并行读取，且重复读取K次；

所述发送子模块被配置为，将所述读内存子模块所读取的图像数据发送至显示模组；

其中，M、N均为正整数，K为大于1的整数。

在一些实施例中，当所述读内存子模块从所述缓存子模块中读取第i帧待显示视频图像的子图像数据时，所述写内存子模块向所述缓存子模块所写入的数据为：第i+j帧待显示视频图像的子图像的图像数据；

其中，i、j均为正整数，且j取固定值。

在一些实施例中，所述缓存子模块包括多个缓存区，每个缓存区用于缓存所述子图像的图像数据，同一个子图像的图像数据缓存在同一缓存区中；

所述写内存子模块包括：

写控制单元，被配置为获取写地址；

数据写入单元，被配置为根据所述写地址向相应的缓存区写入所述子图像的图像数据；

所述读内存子模块包括：

读控制单元，被配置为获取读地址；

数据读取单元，被配置为根据所述读地址读取相应的缓存区中所存储的子图像的图像数据。

在一些实施例中，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块中的写控制单元具体配置为，根据预设的读写规则获取所述写地址，并将获得的写地址发送至每个从处理模块；所述从处理模块中的写控制单元所获取的写地址为：所述主处理模块的写控制单元所发送的写地址；

所述主处理模块中的读控制单元具体配置为，根据预设的读写规则获取所述读地址，并将所述读地址发送至每个从处理单元；所述从处理模块中的读控制单元所获取的读地址为：所述主处理模块的读控制单元所发送的读地址。

在一些实施例中，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块中的读内存子模块还被配置为，在读取每帧待显示视频图像的图像数据的起始时刻，向所述从处理模块发送触发信号，该触发信号用于触发所述从处理模块中的读内存子模块读取所述子图像的图像数据。

在一些实施例中，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块还包括：时钟缓冲单元，所述时钟缓冲单元被配置为根据随路时钟信号生成同相的第一时钟信号和第二时钟信号；

其中，所述随路时钟信号以及所述N路图像数据中的每路均是通过对所述子图像的原始显示数据进行解串得到的，所述主处理模块中的读内存子模块是根据所述第一时钟信号来读取所述图像数据的，所述从处理模块中的读内存子模块是根据所述第二时钟信号来读取所述图像数据的。

在一些实施例中，所述M个处理模块中的每个的获取子模块还被配置为，在获取第一帧待显示视频图像的子图像的图像数据之前，与***芯片进行握手；

所述M个处理模块中的每个的发送子模块还被配置为：在将第一帧待显示视频图像的子图像的图像数据发送至显示模组之前，与显示模组进行握手。

本公开还提供一种应用于视频处理装置的视频处理方法，所述视频处理装置包括：M个处理模块，所述M个处理模块中的每个与待显示视频图像中的一个子图像对应，不同的处理模块对应不同的子图像；所述待显示视频图像包括M个所述子图像；所述M个处理模块中的每个包括：获取子模块、写内存子模块、缓存子模块、读内存子模块和发送子模块；

所述方法包括：对于每一帧待显示视频图像，利用各个所述处理模块对相应的子图像的图像数据进行处理；

其中，任意一个所述处理模块对相应的子图像的图像数据进行处理的过程包括：

所述获取子模块获取所述子图像的N路图像数据；

所述写内存子模块将所述子图像的N路图像数据并行写入所述缓存子模块，以使所述缓存子模块对所述子图像的N路图像数据进行缓存；

所述读内存子模块的K*N个读取端口对所述缓存子模块中存储的所述N路图像数据并行读取，且重复读取K次；

所述发送子模块将所述读取子模块所读取的图像数据发送至显示模组；

其中，M、N均为正整数，K为大于1的整数。

在一些实施例中，当所述读内存子模块从所述缓存子模块中读取第i帧待显示视频图像的子图像数据时，所述写内存子模块向所述缓存子模块所写入的数据为：第i+j帧待显示视频图像的子图像的图像数据；

其中，i、j均为正整数，且j取固定值。

在一些实施例中，所述缓存子模块包括多个缓存区，每个缓存区用于缓存所述子图像的图像数据，同一个子图像的图像数据缓存在同一缓存区中；所述写内存子模块包括：写控制单元和数据写入单元，

所述写内存子模块将所述子图像的N路图像数据并行写入所述缓存子模块，具体包括：

所述写控制单元获取写地址；

所述数据写入单元根据所述写地址向相应的缓存区写入所述子图像的图像数据；

所述读内存子模块的K*N个读取端口对所述缓存子模块中存储的所述N路图像数据并行读取，具体包括：

所述读控制单元获取读地址；

所述数据读取单元的K*N个读取端口根据所述读地址，读取相应的缓存区中所存储的子图像的图像数据。

在一些实施例中，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块中的写控制单元具体根据预设的读写规则获取所述写地址，并将获得的写地址发送至每个从处理模块；所述从处理模块中的写控制单元所获取的写地址为：所述主处理模块的写控制单元所发送的写地址；

所述主处理模块中的读控制单元具体根据预设的读写规则获取所述读地址，并将所述读地址发送至每个从处理单元；所述从处理模块中的读控制单元所获取的读地址为：所述主处理模块的读控制单元所发送的读地址。

在一些实施例中，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块对相应的子图像的图像数据进行处理的过程还包括：

所述主处理模块中的读内存子模块在读取每帧待显示视频图像的图像数据的起始时刻，向所述从处理模块发送触发信号，该触发信号用于触发所述从处理模块中的读内存子模块读取所述子图像的图像数据。

在一些实施例中，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；所述主处理模块还包括时钟缓冲单元；

所述主处理模块对相应的子图像的图像数据进行处理的过程还包括：

所述时钟缓冲单元根据随路时钟信号生成同相的第一时钟信号和第二时钟信号，并将所述第一时钟信号发送至所述主处理模块的读内存子模块，将所述第二时钟信号发送至所述从处理模块的读内存子模块；

其中，所述随路时钟信号以及所述N路图像数据中的每路均是通过对所述子图像的原始显示数据进行解串得到的，所述主处理模块中的读内存子模块是根据所述第一时钟信号来读取所述图像数据的，所述从处理模块中的读内存子模块是根据所述第二时钟信号来读取所述图像数据的。

在一些实施例中，所述方法包括：

所述获取子模块在获取第一帧待显示视频图像的子图像的图像数据之前，与***芯片进行握手；

所述发送子模块在发送第一帧待显示视频图像的子图像的图像数据之前，与显示模组进行握手。

本公开实施例还提供一种显示***，包括：显示模组、***芯片和上述的视频处理装置，

所述***芯片被配置为，将所述待显示视频图像的每个子图像的原始显示数据发送给相应的处理模块，其中，所述子图像的图像数据是根据所述原始显示数据得到的；

所述显示模组被配置为，根据每个处理模块所输出的图像数据进行显示。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1为本公开的一些实施例中提供的视频处理装置的示意图。

图2为图1所示的视频处理装置的一种具体化实现方案。

图3为本公开的另一些实施例中提供的视频处理装置的示意图。

图4为本公开的一些实施例中提供的处理模块对相应的子图像的图像数据进行处理的过程示意图。

图5为本公开的一些实施例中提供的显示***的示意图。

具体实施方式

以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。

图1为本公开的一些实施例中提供的视频处理装置的示意图，如图1所示，视频处理装置包括：M个处理模块100。每个处理模块100被配置为，对待显示视频图像的一个子图像Im的图像数据进行处理，且不同的处理模块100对不同子图像的图像数据进行处理；待显示视频图像包括M个子图像Im。

需要说明的是，M可以为1，也可以为大于1的整数。当M＝1时，待显示视频图像整体作为子图像Im；当M>1时，子图像Im为待显示视频图像的至少一部分。例如，M＝4，每个子图像Im为待显示视频图像的1/4区域。子图像Im的图像数据包括：像素数据，该像素数据包括R、G、B值。

其中，每个处理模块100包括：获取子模块110、写内存子模块120、缓存子模块140、读内存子模块130和发送子模块150。其中，获取子模块110、写内存子模块120、读内存子模块130和发送子模块150可以集成在FPGA中。

获取子模块110被配置为，获取子图像Im的N路图像数据，每路图像数据的数据量相同，N为正整数。在一些实施例中，可以由***芯片提供子图像的N路原始显示数据，获取子模块110对原始显示数据进行接串，得到图像数据以及随路时钟信号、有效数据选通信号等。可选地，获取子模块110可以包括N个显示数据接口，每个显示数据接口接收一路原始显示数据。

写内存子模块120被配置为，将子图像Im的N路图像数据并行写入缓存子模块140。例如，写内存子模块120具有N个写入端口，每个写入端口将一路图像数据写入缓存子模块140，N个写入端口并行地进行数据写入。

缓存子模块140被配置为，对子图像Im的N路图像数据进行缓存。可选地，缓存子模块140中可以对多帧待显示视频图像的子图像Im的图像数据进行缓存。可选地，缓存子模块140可以为DDR(Double Data Rate，双倍速率)存储器。

读内存子模块130包括K*N个读取端口，K为大于1的整数。读内存子模块130被配置为，利用K*N个读取端口对缓存子模块140中存储的子图像Im的N路图像数据并行读取，且重复读取K次。

发送子模块150被配置为，将读内存子模块130所读取的图像数据发送至显示模组，以供显示模组进行显示。

在本公开实施例中，读内存子模块130和写内存子模块120可以基于相同频率的时钟信号进行数据的读写，而由于子图像Im的图像数据写入缓存子模块140时，是利用N个写入端口并行地向缓存子模块140进行写入的，读内存子模块130在进行图像数据的读取时，是利用K*N个读取端口来并行读取的，且读取K次，因此，对于一帧待显示视频图像而言，若待显示视频图像的子图像Im的图像数据写入缓存子模块140所需时间为t，则子图像Im的图像数据被读取一次所需的时间为t/K，被读取K次所需的时间为t，这种情况下，若***芯片向视频处理装置提供Q帧待显示视频图像的数据，则视频处理装置可以向显示模组输出Q*K帧待显示视频图像的数据，从而可以实现倍频，以使视频处理装置可以适应更高帧率的显示模组。

在本公开实施例中，可以根据显示模组的分辨率、***芯片所能够处理的图像的分辨率，来确定处理模块100的数量。在一个示例中，视频处理装置与***芯片之间通过V-BY-ONE传输协议进行传输，根据V-BY-ONE传输协议，***芯片与视频处理装置之间通过8Lane(8路传输通道)进行数据传输，这种情况下，若***芯片为4K@60Hz(即，***芯片能够处理的图像的分辨率为4K、帧率为60Hz)，显示模组为4K@120Hz(即，显示模组的显示分辨率为4K，帧率为120Hz)，则视频处理装置可以采用一个处理模块100，K＝2，进而实现4K@60Hz到4K@120Hz的倍频效果。若***芯片为8K@60Hz，显示模组为8K@120Hz，则可以采用4个处理模块100，K＝2，进而实现8K@60Hz到8K@120Hz的倍频效果。

下面首先介绍视频处理装置包括一个处理模块100时的具体结构。

图2为图1所示的视频处理装置的一种具体化实现方案，如图1和图2所示，在一些实施例中，每个处理模块100中的获取子模块110包括：接收单元111和时钟调整单元112，其中，接收单元111被配置为，接收***芯片所发送的子图像Im的N路原始显示数据，并对N路原始显示数据进行解串，得到随路时钟信号以及N路图像数据。时钟调整单元112被配置为，对随路时钟信号进行相位调整，以使随路时钟信号与图像数据相位对齐。需要说明的是，可以以数字信号的形式传输，随路时钟信号与图像数据相位对齐是指，随路时钟信号与图像数据所对应的数字信号的相位对齐。示例性地，待显示视频图像的分辨率为3840×2160，N为8。

当处理模块100的数量为一个时，处理模块100中的写内存子模块120和读内存子模块130均与时钟调整单元112连接，从而使读内存子模块130在随路时钟信号的控制下读取图像数据，写内存子模块120在随路时钟信号的控制下向缓存子模块140写入图像数据。

在一些实施例中，为了保证处理模块100内部的稳定运行，可以在读内存子模块130读取第1帧待显示视频图像的子图像Im的图像数据之前，在缓存子模块140中先写入多帧待显示视频图像的子图像Im的图像数据。具体地，当读内存子模块130从缓存子模块140中读取第i帧待显示视频图像的子图像的图像数据时，写内存子模块120向缓存子模块140所写入的数据为：第i+j帧待显示视频图像的子图像的图像数据。其中，i、j均为正整数，且j取固定值。

例如，j＝3。首先，写内存子模块120将前3帧待显示视频图像的子图像的图像数据写入缓存子模块140中；之后，写内存子模块120将第4帧待显示视频图像的子图像的图像数据写入缓存子模块140，同时，读内存子模块130读取第1帧待显示视频图像的子图像的图像数据，并重复读取K次；之后，写内存子模块120将第5帧待显示视频图像的子图像的图像数据写入缓存子模块140，同时，读内存子模块130读取第2帧待显示视频图像的子图像的图像数据，并重复读取K次；以此类推。

在一些实施例中，缓存子模块140包括多个缓存区，每个缓存区用于对子图像Im的图像数据进行缓存，同一个子图像Im的图像数据缓存在同一缓存区中。写内存子模块120具体可以包括：写控制单元121和数据写入单元122，其中，写控制单元121被配置为获取写地址；数据写入单元122被配置为根据写控制单元121所获取的写地址，向相应的缓存区中写入子图像Im的图像数据。

读内存子模块130包括：读控制单元132和数据读取单元131，读控制单元132被配置为获取读地址。数据读取单元131被配置为根据读地址读取相应的缓存区中所存储的图像数据。

其中，当处理模块100为一个时，读控制单元132可以根据预设的读写规则获取写地址，写控制单元121根据预设的读写规则获取读地址。例如，缓存子模块140包括4个缓存区，当写控制单元121接收到第1帧待显示视频图像的图像数据时，将第1个缓存区的地址作为写地址，以将第1帧待显示视频图像的图像数据写入第1个缓存区；当缓存子模块140接收到第2帧待显示视频图像的图像数据时，将第2个缓存区的地址作为写地址，以将第2帧待显示视频图像的图像数据写入第2个缓存区；当缓存子模块140接收到第3帧待显示视频图像的图像数据时，将第3个缓存区的地址作为写地址，以将第3帧待显示视频图像的图像数据写入第3个缓存区；当缓存子模块140接收到第4帧待显示视频图像的图像数据时，将第4个缓存区的地址作为写地址，并将第1个缓存区的地址作为读地址，从而将第4帧待显示视频图像的图像数据写入第4个缓存区，并读取第1个缓存区中的图像数据；当缓存子模块140接收到第5帧待显示视频图像的图像数据时，将第1个缓存区的地址作为写地址，并将第2个缓存区的地址作为读地址，从而将第5帧待显示视频图像的图像数据写入第1个缓存区，并读取第2个缓存区中的图像数据，以此类推。

在一些实施例中，每个处理模块100中的获取子模块110还被配置为，在获取子图像Im的图像数据之前，与***芯片进行握手。每个处理模块100中的发送子模块150还被配置为：在将图像数据发送至显示模组之前，与显示模组进行握手。

其中，获取子模块110可以按照V-By-One与***芯片握手。V-By-One标准协议规定如下：接收设备具有HTPDN和LOCKN两个控制引脚，该两个控制引脚与发送设备连接，当接收设备上电后，将HTPDN和LOCKN两个控制引脚的电压信号设置为高电平，接收设备进入复位阶段；当复位完成后，HTPDN引脚的电压被拉低，之后进入CDR(时钟数据恢复)训练模式，此时，发送端发送CDR训练模式信号；当CDR训练结束后，LOCKN引脚的电压信号被拉低，从CDR训练模式切换到ALN(对准)训练模式，在ALN训练模式下，发送设备向接收设备发送ALN信号，当发送设备发送ALN信号达到预定时间后，发送原始显示数据。

其中，当***芯片与获取子模块110进行握手时，***芯片作为发送设备，获取子模块110作为接收设备。当发送子模块150与显示模组进行握手时，发送子模块150作为发送设备，显示模组作为接收设备。

图3为本公开的另一些实施例中提供的视频处理装置的示意图，图3中的视频处理装置包括多个处理模块100，如图3所示，多个处理模块100中的其中一个为主处理模块100m，其余为从处理模块100s。主处理模块100m、从处理模块100s均与图2中所示的处理模块100的结构类似，下面仅图3与图2的区别进行介绍。

示例性地，待显示视频图像Im0的分辨率为4320×7680，待显示视频图像Im0包括4个子图像Im，处理模块100的数量为4个。其中，可以利用“川”字形分割方式对待显示视频图像Im0进行分割，得到四个子图像Im。如图3所示，“川”字形分割方式即为：将待显示视频图像Im0分割为并排设置的四个子图像Im，每个子图像Im的分辨率为4320×1920。

在图3中，主处理模块100m还包括：地址发送子模块161，该地址发送子模块161具体可以包括写地址发送接口和读地址发送接口，写地址发送接口连接主处理模块100m的写控制单元121，读地址发送接口连接主处理模块100m的读控制单元132。从处理模块100s还包括：地址接收子模块162，地址接收子模块162具体包括：写地址接收接口和读地址接收接口，写地址接收接口连接从处理模块100s的写控制单元121，读地址接收端口连接从处理模块100s的读控制单元132。每个从处理模块100s的写地址接收接口与主处理模块100m的写地址发送接口通信连接，每个从处理模块100s的读地址接收接口与主处理模块100m的读地址发送接口通信连接。

在每个处理模块100中，写控制单元121用于获取写地址；数据写入单元122用于根据写地址向相应的缓存区写入子图像的图像数据；读控制单元132用于获取读地址；数据读取单元131用于根据读地址读取相应的缓存区中所存储的子图像的图像数据。其中，对于主处理模块100m而言，写控制单元121根据预设的读写规则获取写地址，并将获取的写地址通过写地址发送接口发送至每个从处理模块100s；读控制单元132根据预设的读写规则获取读地址，并将获取的读地址通过读地址发送接口发送至每个从处理模块100s。其中，写控制单元121和读控制单元132根据预设的读写规则获取写地址和读地址的过程参见上文说明。对于从处理模块100s而言，写控制单元121获取的写地址即为主处理模块100m所发送的写地址，读控制单元132获取的读地址即为主处理模块100m所发送的读地址。

在一些实施例中，主处理模块100m还包括：触发信号发送接口171；从处理模块100s还包括：触发信号接收接口172。触发信号接收接口172与触发信号发送接口171通信连接。

其中，主处理模块100m中的读内存子模块130还被配置为，在读取每帧待显示视频图像Im0的子图像的起始时刻，通过触发信号发送接口171向从处理模块100s发送触发信号，该触发信号用于触发从处理模块100s中的读内存子模块130读取图像数据。通过触发信号的触发，可以使各个处理模块100在相同时刻同时读取同一帧待显示视频图像Im0的图像数据。

在一些实施例中，主处理模块100m还包括：时钟输出接口181、与该时钟输出接口181连接的时钟缓冲单元180。时钟缓冲单元180还与时钟调整单元112连接，且被配置为根据时钟调整单元112输出的随路时钟信号，生成同相的第一时钟信号和第二时钟信号。第一时钟信号被发送至主处理模块100m的读内存子模块130，从而使主处理模块100m的读内存子模块130根据第一时钟信号来读取图像数据。从处理模块100s还包括：时钟输入接口182，时钟输入接口182用于接收时钟输出接口181所发送的第二时钟信号，并将第二时钟信号传输至从处理模块100s的读内存子模块130，从而使得从处理模块100s的读内存子模块130根据第二时钟信号来读取图像数据。

在一些实施例中，主处理模块100m还包括：第一信号接收接口191，从处理模块100s还包括第一信号发送接口192。第一信号接收接口191用于与第一信号发送接口192传输握手过程中所需的信号。可选地，多个处理模块100可以根据V-By-One协议与***芯片进行握手，这种情况下，多个处理模块100与***芯片进行握手的过程包括：每个处理模块100的获取子模块110响应于上电信号进行复位，并在复位结束后将HTPDN信号拉低。其中，每个从处理模块100s的HTPDN信号通过第一信号发送接口192发送至第一信号接收接口191；当主处理模块100m和从处理模块100s的HTPDN信号均拉低时，主处理模块100m向***芯片发送第一指示信号，以使***芯片响应于该第一指示信号向每个处理模块100发送CDR训练模式信号。每个处理模块100的获取子模块110在接收完CDR训练模式信号后，将LOCKN信号拉低。当每个处理模块100的获取子模块110的LOCKN信号均拉低时，主处理模块100m的获取子模块110向***芯片发送第二指示信号，以使***芯片响应于第二指示信号，向每个处理模块100发送ALN信号，并在发送ALN信号达到预定时间后，向每个处理模块100发送相应的子图像的原始显示数据。其中，HTPDN信号为HTPDN引脚输出的电压信号，LOCKN信号为LOCKN引脚输出的电压信号。

可选地，多个处理模块100可以根据V-By-One协议与显示模组进行握手，这种情况下，多个处理模块100与显示模组进行握手的过程包括：显示模组响应于上电信号进行复位，并在复位结束后向主处理模块100m的发送子模块150发送拉低的HTPDN信号；主处理模块100m响应于该拉低的HTPDN信号，向向各个第二信号接收接口194发送第三指示信号；各个从处理模块100s的发送子模块150响应于第三指示信号，向显示模组发送CDR训练模式信号，且主处理模块100m也会向显示模组发送CDR训练模式信号；当显示模组接收完CDR训练模式信号后，向主处理模块100m发送拉低的LOCKN信号，主处理模块100m的发送子模块150响应于拉低的LOCKN信号，向每个从处理模块100s发送第四指示信号，从处理模块100s在接收到第四指示信号之后，所有的处理单元100同时向显示模组发送图像数据。

本公开实施例还提供一种应用上述视频处理装置的视频处理方法，如上文所述，视频处理装置包括：M个处理模块，每个处理模块与待显示视频图像中的一个子图像对应，不同的处理模块对应不同的子图像。待显示视频图像包括M个子图像，M为正整数。每个处理模块包括：接收子模块、写内存子模块、缓存子模块、读内存子模块和发送子模块。视频处理方法包括：对于每一帧待显示视频图像，利用各个所述处理模块对相应的子图像的图像数据进行处理。

图4为本公开的一些实施例中提供的处理模块对相应的子图像的图像数据进行处理的过程示意图，如图4所示，任意一个处理模块对相应的子图像的图像数据进行处理的过程包括：

S11、获取子模块获取所述子图像的N路图像数据，N为正整数。

S12、写内存子模块将所述子图像的N路图像数据并行写入所述缓存子模块，以使所述缓存子模块对所述子图像的N路图像数据进行缓存。

S13、读内存子模块的K*N个读取端口对所述缓存子模块中存储的所述N路图像数据并行读取，且重复读取K次；K为大于1的整数。

S14、发送子模块将所述读取子模块所读取的图像数据发送至显示模组。

在一些实施例中，当读内存子模块从缓存子模块中读取第i帧待显示视频图像的子图像数据时，写内存子模块向缓存子模块所写入的数据为：第i+j帧待显示视频图像的子图像的图像数据；其中，i、j均为正整数，且j取固定值，例如，j为3。

如上文所述，缓存子模块包括多个缓存区，每个缓存区用于缓存子图像的图像数据，同一子图像的图像数据缓存在同一缓存区中；所述写内存子模块包括：写控制单元和数据写入单元。这种情况下，步骤S12包括：S121、写控制单元获取写地址。S122、数据写入单元将所述子图像的N路图像数据并行写入与所述写地址相对应的缓存区中。

步骤S13包括：S131、读控制单元获取读地址。S132、数据读取单元的K*N个读取端口根据所述读地址，读取相应的缓存区中所存储的子图像的图像数据。

在一些实施例中，M＞1，M个处理模块中的一个为主处理模块，其余为从处理模块。主处理模块中的写控制单元具体根据预设的读写规则获取写地址，并将获得的写地址发送至每个从处理模块；从处理模块中的写控制单元所获取的写地址为：主处理模块的写控制单元所发送的写地址。主处理模块中的读控制单元具体根据预设的读写规则获取读地址，并将读地址发送至每个从处理单元。从处理模块中的读控制单元所获取的读地址为：主处理模块的读控制单元所发送的读地址。

主处理模块对相应的子图像的图像数据进行处理的过程还包括：主处理模块中的读内存子模块在读取每帧待显示视频图像的图像数据的起始时刻，向从处理模块发送触发信号，该触发信号用于触发从处理模块中的读内存子模块读取子图像的图像数据。

另外，主处理模块对相应的子图像的图像数据进行处理的过程还包括：主处理模块的时钟缓冲单元根据随路时钟信号生成同相的第一时钟信号和第二时钟信号，并将所述第一时钟信号发送至所述主处理模块的读内存子模块，将所述第二时钟信号发送至所述从处理模块的读内存子模块。其中，随路时钟信号以及所述N路图像数据中的每路均是通过对所述子图像的原始显示数据进行解串得到的，所述主处理模块中的读内存子模块是根据所述第一时钟信号来读取所述图像数据的，所述从处理模块中的读内存子模块是根据所述第二时钟信号来读取所述图像数据的。

在一些实施例中，视频处理方法还包括：所述获取子模块在获取第一帧待显示视频图像的子图像的图像数据之前，与***芯片进行握手。所述发送子模块在发送第一帧待显示视频图像的子图像的图像数据之前，与显示模组进行握手。示例性地，每个处理模块中的获取子模块与***芯片之间可以根据V-By-One协议进行握手，每个处理模块中的发送子模块可以根据V-By-One协议与显示模组进行握手。具体握手过程可以参见上文描述，这里不再赘述。

本公开实施例还提供一种显示***，图5为本公开的一些实施例中提供的显示***的示意图，如图5所示，显示***包括：显示模组300、***芯片200和上述的视频处理装置。

其中，***芯片200被配置为，将待显示视频图像的每个子图像的原始显示数据发送给相应的处理模块100，其中，所述子图像的图像数据是根据所述原始显示数据得到的。例如，原始显示数据包括：串行的图像数据、定时数据和控制数据，图像数据包括像素数据，像素数据可以包括R、G、B值，定时数据包括垂直同步信号(Vsync)、水平同步信号(Hsync)和有效数据选通信号(DE)，控制数据包括随路时钟信号。对原始显示数据解串，即可得到图像数据。

在一些实施例中，待显示视频图像可以包括一个子图像；在另一些实施例中，待显示视频图像包括多个子图像，例如，包括四个子图像，其中，可以利用“川”字形分割方式对待显示视频图像进行分割，得到四个子图像。

显示模组300被配置为，根据每个处理模块100所输出的图像数据进行显示。在本公开实施例中，显示模组300尤其可以采用超高清显示模组，例如，4K显示模组、8K显示模组。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (15)

1.一种视频处理装置，其特征在于，包括M个处理模块，所述M个处理模块中的每个被配置为，对待显示视频图像的一个子图像的图像数据进行处理，且不同的处理模块对不同子图像的图像数据进行处理；所述待显示视频图像包括M个所述子图像；

所述M个处理模块中的每个包括：获取子模块、写内存子模块、缓存子模块、读内存子模块和发送子模块；其中，

所述获取子模块被配置为，获取所述子图像的N路图像数据；

所述写内存子模块被配置为，将所述子图像的N路图像数据并行写入所述缓存子模块；

所述缓存子模块被配置为，对所述子图像的N路图像数据进行缓存；

所述读内存子模块包括K*N个读取端口，所述读内存子模块被配置为，利用所述K*N个读取端口对所述缓存子模块中存储的所述N路图像数据并行读取，且重复读取K次；

所述发送子模块被配置为，将所述读内存子模块所读取的图像数据发送至显示模组；

其中，M、N均为正整数，K为大于1的整数。

2.根据权利要求1所述的视频处理装置，其特征在于，当所述读内存子模块从所述缓存子模块中读取第i帧待显示视频图像的子图像数据时，所述写内存子模块向所述缓存子模块所写入的数据为：第i+j帧待显示视频图像的子图像的图像数据；

其中，i、j均为正整数，且j取固定值。

3.根据权利要求1或2所述的视频处理装置，其特征在于，所述缓存子模块包括多个缓存区，每个缓存区用于缓存所述子图像的图像数据，同一个子图像的图像数据缓存在同一缓存区中；

所述写内存子模块包括：

写控制单元，被配置为获取写地址；

数据写入单元，被配置为根据所述写地址向相应的缓存区写入所述子图像的图像数据；

所述读内存子模块包括：

读控制单元，被配置为获取读地址；

数据读取单元，被配置为根据所述读地址读取相应的缓存区中所存储的子图像的图像数据。

4.根据权利要求3所述的视频处理装置，其特征在于，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块中的写控制单元具体配置为，根据预设的读写规则获取所述写地址，并将获得的写地址发送至每个从处理模块；所述从处理模块中的写控制单元所获取的写地址为：所述主处理模块的写控制单元所发送的写地址；

所述主处理模块中的读控制单元具体配置为，根据预设的读写规则获取所述读地址，并将所述读地址发送至每个从处理单元；所述从处理模块中的读控制单元所获取的读地址为：所述主处理模块的读控制单元所发送的读地址。

5.根据权利要求1或2所述的视频处理装置，其特征在于，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块中的读内存子模块还被配置为，在读取每帧待显示视频图像的图像数据的起始时刻，向所述从处理模块发送触发信号，该触发信号用于触发所述从处理模块中的读内存子模块读取所述子图像的图像数据。

6.根据权利要求1或2所述的视频处理模块，其特征在于，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块还包括：时钟缓冲单元，所述时钟缓冲单元被配置为根据随路时钟信号生成同相的第一时钟信号和第二时钟信号；

其中，所述随路时钟信号以及所述N路图像数据中的每路均是通过对所述子图像的原始显示数据进行解串得到的，所述主处理模块中的读内存子模块是根据所述第一时钟信号来读取所述图像数据的，所述从处理模块中的读内存子模块是根据所述第二时钟信号来读取所述图像数据的。

7.根据权利要求1或2所述的视频处理装置，其特征在于，所述M个处理模块中的每个的获取子模块还被配置为，在获取第一帧待显示视频图像的子图像的图像数据之前，与***芯片进行握手；

所述M个处理模块中的每个的发送子模块还被配置为：在将第一帧待显示视频图像的子图像的图像数据发送至显示模组之前，与显示模组进行握手。

8.一种应用于视频处理装置的视频处理方法，其特征在于，所述视频处理装置包括：M个处理模块，所述M个处理模块中的每个与待显示视频图像中的一个子图像对应，不同的处理模块对应不同的子图像；所述待显示视频图像包括M个所述子图像；所述M个处理模块中的每个包括：获取子模块、写内存子模块、缓存子模块、读内存子模块和发送子模块；

所述方法包括：对于每一帧待显示视频图像，利用各个所述处理模块对相应的子图像的图像数据进行处理；

其中，任意一个所述处理模块对相应的子图像的图像数据进行处理的过程包括：

所述获取子模块获取所述子图像的N路图像数据；

所述写内存子模块将所述子图像的N路图像数据并行写入所述缓存子模块，以使所述缓存子模块对所述子图像的N路图像数据进行缓存；

所述读内存子模块的K*N个读取端口对所述缓存子模块中存储的所述N路图像数据并行读取，且重复读取K次；

所述发送子模块将所述读取子模块所读取的图像数据发送至显示模组；

其中，M、N均为正整数，K为大于1的整数。

9.根据权利要求8所述的方法，其特征在于，当所述读内存子模块从所述缓存子模块中读取第i帧待显示视频图像的子图像数据时，所述写内存子模块向所述缓存子模块所写入的数据为：第i+j帧待显示视频图像的子图像的图像数据；

其中，i、j均为正整数，且j取固定值。

10.根据权利要求8或9所述的方法，其特征在于，所述缓存子模块包括多个缓存区，每个缓存区用于缓存所述子图像的图像数据，同一个子图像的图像数据缓存在同一缓存区中；所述写内存子模块包括：写控制单元和数据写入单元，

所述写内存子模块将所述子图像的N路图像数据并行写入所述缓存子模块，具体包括：

所述写控制单元获取写地址；

所述数据写入单元根据所述写地址向相应的缓存区写入所述子图像的图像数据；

所述读内存子模块的K*N个读取端口对所述缓存子模块中存储的所述N路图像数据并行读取，具体包括：

所述读控制单元获取读地址；

所述数据读取单元的K*N个读取端口根据所述读地址，读取相应的缓存区中所存储的子图像的图像数据。

11.根据权利要求10所述的方法，其特征在于，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块中的写控制单元具体根据预设的读写规则获取所述写地址，并将获得的写地址发送至每个从处理模块；所述从处理模块中的写控制单元所获取的写地址为：所述主处理模块的写控制单元所发送的写地址；

所述主处理模块中的读控制单元具体根据预设的读写规则获取所述读地址，并将所述读地址发送至每个从处理单元；所述从处理模块中的读控制单元所获取的读地址为：所述主处理模块的读控制单元所发送的读地址。

12.根据权利要求8或9所述的方法，其特征在于，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；

所述主处理模块对相应的子图像的图像数据进行处理的过程还包括：

所述主处理模块中的读内存子模块在读取每帧待显示视频图像的图像数据的起始时刻，向所述从处理模块发送触发信号，该触发信号用于触发所述从处理模块中的读内存子模块读取所述子图像的图像数据。

13.根据权利要求8或9所述的方法，其特征在于，M＞1，所述M个处理模块中的一个为主处理模块，其余为从处理模块；所述主处理模块还包括时钟缓冲单元；

所述主处理模块对相应的子图像的图像数据进行处理的过程还包括：

所述时钟缓冲单元根据随路时钟信号生成同相的第一时钟信号和第二时钟信号，并将所述第一时钟信号发送至所述主处理模块的读内存子模块，将所述第二时钟信号发送至所述从处理模块的读内存子模块；

其中，所述随路时钟信号以及所述N路图像数据中的每路均是通过对所述子图像的原始显示数据进行解串得到的，所述主处理模块中的读内存子模块是根据所述第一时钟信号来读取所述图像数据的，所述从处理模块中的读内存子模块是根据所述第二时钟信号来读取所述图像数据的。

14.根据权利要求8或9所述的方法，其特征在于，所述方法包括：

所述获取子模块在获取第一帧待显示视频图像的子图像的图像数据之前，与***芯片进行握手；

所述发送子模块在发送第一帧待显示视频图像的子图像的图像数据之前，与显示模组进行握手。

15.一种显示***，其特征在于，包括：显示模组、***芯片和权利要求1至7中任意一项所述的视频处理装置，

所述***芯片被配置为，将所述待显示视频图像的每个子图像的原始显示数据发送给相应的处理模块，其中，所述子图像的图像数据是根据所述原始显示数据得到的；

所述显示模组被配置为，根据每个处理模块所输出的图像数据进行显示。

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