CN115396024A - 一种应用于空间光通信的高速基带信号产生与同步*** - Google Patents

一种应用于空间光通信的高速基带信号产生与同步*** Download PDF

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CN115396024A CN202210873321.7A CN202210873321A CN115396024A CN 115396024 A CN115396024 A CN 115396024A CN 202210873321 A CN202210873321 A CN 202210873321A CN 115396024 A CN115396024 A CN 115396024A
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徐常志
左金钟
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Abstract

本发明公开了一种应用于空间光通信的高速基带信号产生及同步***，属于高速数据传输范畴，广泛应用于空间激光通信等领域，用于高速调制基带信号的产生及同步实现。本发明利用锁相环闭环控制的思路，将FPGA内GTH(Gigabyte Transceiver H)IP(Intellectual Property)核内发送端FIFO存储状态作为误差信号，设计了一种时钟相位状态控制的闭环控制环路，采用闭环控制的方式动态调整高速发送时钟相位，使发送的I、Q高速基带信号相位与外部参考时钟相位保持确定性相位关系。该方法产生的高速基带信号相位一致和I、Q信号同步精度高，满足空间光通信***要求。此外，该方法硬件实现简单，相位同步控制算法复杂度低，软件实现占用资源少，易于工程化实现。

Description

一种应用于空间光通信的高速基带信号产生与同步***
技术领域
本发明涉及一种应用于空间光通信的高速基带信号产生与同步实现***，属于高速数据传输范畴，广泛应用于空间光通信等领域，用于高速调制基带信号的产生及同步实现。
背景技术
在空间光通信中，高速基带信号产生及相位同步是调制基带发射的关键技术之一。空间光通信***中要求高速调制基带号I、Q两路信号相位同步，光通信测距一体化***还要求调制发射基带信号与外部参考时钟保持确定性相位。传统的高速基带信号产生采用FPGA和高速DAC来实现，由于现有DAC的转换速率受限，对于高速I、Q基带信号，单个高速DAC转换速率难以满足要求，需要采用两片高速DAC来实现，并且两片高速DAC的同步实现较复杂。对于要求测距的高速基带信号不仅要求高速I、Q基带信号同步，还要求高速I、Q基带信号与参考时钟有确定性相位，硬件实现同步更加复杂，而且相位一致性精度难以满足要求。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提出了一种高速基带信号产生及同步实现的***。该发明采用一种闭环动态控制的算法，实时动态控制FPGA片内GTH(Gigabyte Transceiver H)IP(Intellectual Property)核的相位插值模块实时调节高速基带发射时钟和外部参考时钟相位关系，保证发射基带信号与外部参考时钟的相位一致性及I、Q信号同步性。
本发明的技术解决方案是：
一种应用于空间光通信的高速基带信号产生与同步***，包括：数据源模块、编码模块、组帧模块、高速基带信号产生及同步控制模块、激光调制器；
数据源模块：产生并行时钟CLK和并行数据data输出给编码模块；
编码模块：完成编码后产生编码后的并行数据cdata和同步时钟TX_CLK；
组帧模块：利用同步时钟TX_CLK完成编码后的并行数据cdata重新组帧和插空帧，并且将数据分为并行两路数据I_pdata、Q_pdata，输出给高速基带信号产生及同步控制模块；
高速基带信号产生及同步控制模块：该模块包括相位控制单元和GTH IP核；其中，相位控制单元完成高速发射基带信号与参考时钟REF_CLK相位调节控制；GTH IP核包括两个IP核GTH CORE0和GTH CORE1，两个IP核分别将并行两路数据I_pdata、Q_pdata转换为高速串行信号I_sdata、Q_sdata，输出给激光调制器；
激光调制器：完成高速串行信号I_sdata、Q_sdata与激光载波信号的调制，输出高速光调制信号。
进一步的，所述高速基带信号产生及同步控制模块包括：存储单元FIFO模块、相位插值模块、锁相环模块、分频器模块、并串转换模块；
其中，存储单元FIFO模块、相位插值模块、锁相环模块、分频器模块、并串转换模块共同构成GTH IP核；极性判断模块、相位积分模块、状态控制模块共同构成相位控制单元；
存储单元FIFO模块：接收外部输入的基带数据和时钟，利用外部参考时钟REF_CLK作为写时钟WR_CLK进行数据缓存；读时钟RD_CLK由相位调整后的高速位时钟BIT_CLK分频产生；
锁相环模块：接收外部输入参考时钟信号REF_CLK，经倍频锁相后输出与基带发射同速率的高速时钟；
相位插值模块：接收锁相环模块输出的高速时钟信号，通过相位插值控制信号TX_PI_CTR来调节输出高速时钟信号BIT_CLK的相位；
分频器模块：接收相位调整后的高速时钟，完成整数倍分频后，作为FIFO的读时钟RD_CLK和并串转换的低速时钟PS_CLK；
并串转换模块：接收相位调整后的高速时钟BIT_CLK、分频后的低速时钟PS_CLK、FIFO读出的并行数据RD_DATA，将并行数据转换为高速串行数据S_DATA。
进一步的，分频器模块将相位插值后的时钟进行分频后作为发射并行数据时钟，分频数DIV_N为：
Figure BDA0003760064290000031
其中，Flinerate为发射高速基带信号速率，Ndata为并行数据位宽。
进一步的，所述相位控制单元包括极性判断模块、相位积分模块、状态控制模块；
极性判断模块接收GTH IP核产生的发射存储器FIFO内部存储状态的标志信号TXBUF_STATUS，然后将Txbuf_status输出的值进行极性判断，是否调整相位插值，输出相位插值控制信号TX_PI_CTR；
相位积分模块：将极性判断模块的Txbuf_status输出值进行ACC_N个周期的累加运算，将累加结果ACC_DAT的输出给状态控制模块；
状态控制模块：根据相位积分模块输出的结果产生复位信号、相位增加信号或相位减少信号。
进一步的，存储单元FIFO模块根据缓存数据的状态，通过标志信号Txbuf_status输出不同的状态值，其中Txbuf_status为两位二进制数，其状态如下：
(1)若Txbuf_status大于“01”，则FIFO溢出或全空；
(2)若Txbuf_status等于“01”，则FIFO半满状态；
(3)若Txbuf_status小于“01”，则FIFO少于半满状态。
进一步的，若Txbuf_status小于“01”，表示FIFO状态处于少于半满状态，需要调节相位插值控制器，增加相位插值，产生负的相位信号即输出“-1”，经积分模块后输出ACC_DAT小于0，状态控制模块输出相位增加信号，增加相位插值，使FIFO达到接近半满状态；
若Txbuf_status等于“01”，表示FIFO状态处于半满状态，需要调节相位插值控制器，使FIFO达到接近半满状态。需要调节相位插值控制器，减少相位插值，产生正的相位信号即输出“1”，经积分模块后输出ACC_DAT大于0，状态控制模块输出相位减少信号，减少相位插值，使FIFO达到接近半满状态；
若Txbuf_status大于“01”，表示FIFO状态处于溢出或全空状态，需要调节相位插值控制器，减少相位插值，产生正的相位信号即输出“1”，经积分模块后输出ACC_DAT大于0，状态控制模块输出相位减少信号，减少相位插值，使FIFO达到接近半满状态。
进一步的，累加结果ACC_DAT计算公式如下：
Figure BDA0003760064290000041
其中ACC_N为整数，且ACC_N大于512。
进一步的，状态控制模块的状态控制结果如下：
(1)若ACC_DAT>2，则产生复位信号，使FIFO复位；
(2)若ACC_DAT>0，则产生相位减少信号；
(3)若ACC_DAT<0，则产生相位增加信号。
进一步的，状态控制模块实现相位同步控制，按照如下步骤实现：
第一步：开始St0状态，直接进入下一状态St1状态；
第二步：状态判断St1状态，判断ACC_DAT值是否大于“2”，若小于“2”则进入St2状态，否则进入St4状态；
第三步：状态判断St2状态，判断ACC_DAT值是否大于“0”，若大于“0”则进入St3状态，否则进入St5状态；
第四步：相位控制St3状态，输出相位插值控制器减“1”信号后，进入St2状态，执行第三步；
第五步：复位St4状态，复位后，进入St0状态；
第六步：相位控制St5状态，输出相位插值控制器加“1”信号后，进入St6状态；
第七步：状态判断St6状态，判断ACC_DAT值是否等大于“0”，若大于“0”，则进入St1状态，否则进入St5状态，执行第六步。
本发明与现有技术相比的优点在于：
(1)提出了一种空间光通信的高速基带信号产生及相位同步实现方法，解决了高速基带信号与参考时钟相位不确定性及I、Q信号同步性问题。经硬件验证分析，采用该方法产生的高速基带信号相位一致性和同步性能优于2ps，满足空间光通信***要求。
(2)该方法简化了传统高速基带信号实现相位同步的方法，提出了一种相位同步闭环控制算法，将GTH IP核内发送端FIFO存储状态作为误差信号，设计了一种时钟相位状态控制的闭环控制环路，采用闭环控制的方式动态调整高速发送时钟相位，使发送的I、Q高速基带信号相位与外部参考时钟相位保持确定性相位关系。
(3)该发明硬件实现简单，相位同步控制算法复杂度低，软件实现占用资源少，易于工程化实现。
附图说明
图1是高速基带信号产生及同步实现***框图；
图2是高速基带信号产生及同步控制模块框图；
图3是相位同步控制算法实现框图；
图4是硬件验证实现框图；
图5是高速基带信号输出波形图；
图6是高速基带信号输出眼图；
图7是Txbuf_status状态输出波形；
图8相位同步控制算法软件实现框图。
具体实施方式
空间光通信***中要求I、Q两路高速调制基带信号相位同步，光通信测距一体化***还要求调制发射基带信号与外部参考时钟保持确定性相位。传统的高速基带信号产生采用FPGA和高速DAC来实现，由于现有DAC的转换速率受限，对于高速I、Q基带信号，单个高速DAC转换速率难以满足要求，需要采用两片高速DAC来实现，并且两片高速DAC的同步实现较复杂。对于要求测距的高速基带信号不仅要求高速I、Q基带信号同步，还要求高速I、Q基带信号与参考时钟有确定性相位，硬件实现同步更加复杂，而且相位一致性精度难以满足要求。
本发明提出了一种高速基带信号产生及同步实现的方法。该发明采用一种闭环动态控制的算法，实时动态控制FPGA片内GTH(Gigabyte Transceiver H)IP(IntellectualProperty)核的相位插值模块实时调节高速基带发射时钟和外部参考时钟相位关系，保证发射基带信号与外部参考时钟的相位一致性及I、Q信号同步性。
硬件实现结果表明，该方法产生高速基带信号具有较好的一致性和同步性能，相位一致性及I、Q同步精度小于2ps，满足空间光通信***要求。此外，该方法硬件实现简单，相位同步控制算法复杂度低，软件实现占用资源少，易于工程化实现。
以下结合说明书附图对本申请实施例所提供的一种应用于空间光通信的高速基带信号产生与同步实现方法做进一步详细的说明，具体实现方式可以包括：
一、高速基带信号产生及同步实现
图1是高速基带信号产生及同步实现***框图。该图中示意了高速基带信号产生的整个信号处理流程。该***一共包含五个模块，其中各个模块功能如下：
数据源模块：产生并行时钟CLK和并行数据data输出给编码模块。
编码模块：完成编码后产生编码后的并行数据cdata和同步时钟TX_CLK。
组帧模块：利用同步控制产生的时钟TX_CLK完成编码后的数据重新组帧和插空帧，并且将数据分为并行两路数据I_pdata、Q_pdata输出给高速基带产生及同步控制模块。
高速基带信号产生及同步控制模块：该模块包括相位控制单元和GTH(GigabyteTransceiver H)IP(Intellectual Property)核。其中，相位控制单元完成高速发射基带信号与参考时钟REF_CLK相位调节控制。GTH IP核包括两个IP核GTH CORE0和GTH CORE1，两个IP核分别将并行两路数据I_pdata、Q_pdata转换为高速串行信号I_sdata、Q_sdata输出给激光调制器。
激光调制器：完成高速串行信号I_sdata、Q_sdata与激光载波信号的调制，输出高速光调制信号。
二、高速基带信号产生
高速基带产生由相位插值控制(PHASE INTERPLATOR CTR)和GTH IP核(GTH CORE)组成，通过PHASE INTERPLATOR CTR单元动态调节高速发射时钟的相位实现高速基带发射位时钟(BIT_CLK)与外部参考时钟REF_CLK相位保持一致。高速基带产生及同步控制模块框图如下图2所示。
该模块与外部接口有发射基带并行数据TX_DATA，并行数据时钟TX_CLK，外部参考时钟REF_CLK。
相位插值控制(PHASE INTERPLATOR CTR)接收GTH CORE产生的发射存储器FIFO内部存储状态的标志信号TXBUF_STATUS，然后进行判断是否调整相位插值，输出相位插值控制信号TX_PI_CTR。
GTH CORE主要由存储单元FIFO(first in first out)，锁相环PLL(phase lockedloop),发射相位插值TX-PI(transmitter phase interplator)，分频模块DIV_N(division)，并串转换PISO(parallel in serial out)组成。各个单元的功能如下：
存储单元FIFO(first in first out)：接收外部输入的基带数据和时钟，利用外部参考时钟REF_CLK作为写时钟WR_CLK进行数据缓存。读时钟RD_CLK由相位调整后的高速位时钟BIT_CLK分频产生。
锁相环PLL(phase locked loop)：接收外部输入参考时钟信号REF_CLK，经倍频锁相后输出与基带发射同速率的高速时钟。
发射相位插值TX-PI(transmitter phase interplator)：接收PLL输出的高速时钟信号，通过相位插值控制信号TX_PI_CTR调节输出高速时钟信号BIT_CLK的相位。
分频模块DIV_N(division)：接收相位调整后的高速时钟，完成整数倍分频后，作为FIFO的读时钟RD_CLK和并串转换的低速时钟PS_CLK。
并串转换PISO(parallel in serial out)：接收相位调整后的高速时钟BIT_CLK，分频后的低速时钟PS_CLK，FIFO读出的并行数据RD_DATA，将并行数据转换为高速串行数据S_DATA。
三、相位同步控制
相位同步控制，根据FIFO(first in first out)存储状态，采用闭环控制的方式动态调整锁相环产生的高速发射时钟的相位，使得其分频后的时钟相位与外部参考时钟的相位保持确定性的相位关系。相位同步控制算法实现框图如图3所示，GTH core主要包括存储单元FIFO(first in first out)，相位插值，锁相环和分频器，各个模块功能如下：
存储单元FIFO(first in first out)：根据缓存数据的状态输出通过Txbuf_status输出不同的状态值。其中Txbuf_status为两位二进制数，其状态如下：
(1)若Txbuf_status大于“01”，则FIFO溢出或全空；
(2)若Txbuf_status等于“01”，则FIFO半满状态；
(3)若Txbuf_status小于“01”，则FIFO少于半满状态。
相位插值：根据状态控制器输出的增加或减少信号调节高速时钟相位。
锁相环：将外部参考时钟进行倍频锁相后输出高速的发射时钟。
分频器：将相位插值后的时钟进行分频后作为发射的并行时钟，分频数DIV_N为
Figure BDA0003760064290000101
其中，Flinerate为发射高速基带信号速率，Ndata为并行数据位宽。
相位同步控制器包括极性判断、相位积分和状态控制三个模块，各个模块的功能如下：
极性判断：将Txbuf_status输出的值进行极性判断，若Txbuf_status小于“01”，输出“-1”，否则，输出“1”。
相位积分：将极性判断输出值进行ACC_N(ACC_N为整数，ACC_N大于512)个周期的累加运算，将累加结果ACC_DAT的输出给状态控制模块。
状态控制：根据相位积分输出的结果产生复位信号和相位增加或减少信号。状态控制结果如下：
(1)若ACC_DAT>2，则产生复位信号，使FIFO复位；
(2)若ACC_DAT>0，则产生相位减少信号；
(3)若ACC_DAT<0，则产生相位增加信号。
相位同步控制算法实现步骤如下：
第一步：开始St0状态，直接进入下一状态St1状态；
第二步：状态判断St1状态，判断ACC_DAT值是否大于“2”，若小于“2”则进入St2状态，否则进入St4状态；
第三步：状态判断St2状态，判断ACC_DAT值是否大于“0”，若大于“0”则进入St3状态，否则进入St5状态；
第四步：相位控制St3状态，输出相位插值控制器减“1”信号后，进入St2状态，执行第三步；
第五步：复位St4状态，复位后，进入St0状态；
第六步：相位控制St5状态，输出相位插值控制器加“1”信号后，进入St6状态；
第七步：状态判断St6状态，判断ACC_DAT值是否等大于“0”，若大于“0”，则进入St1状态，否则进入St5状态，执行第六步。
实施例1：
采用XILINX VIRTEX7系列XC7VX690T FPGA试验板的硬件平台，实现码速率为10Gbps QPSK基带信号。采用两个GTH IP核分别实现两路线速率为5Gbps的I、Q基带信号，即Flinerate为5Gbps，并行数据位宽Ndata选择32路，PLL时钟速率Fpllclk为5GHz，外部参考时钟REF_CLK频率为156.25MHz。相位插值控制积分器的累加点数ACC_N选择1024点，硬件验证实现框图如图4所示。由信号源产生156.25MHz外部参考时钟分为两路，一路输出给FPGA试验板作为基带发射参考时钟，另一路给示波器作为相位测试参考信号。FPGA试验板经GTH接口输出两路5Gbps高速基带数据I_DATA，Q_DATA输出给示波器，高速基带信号输出波形图如图5所示，高速基带信号输出眼图如图6所示。两路信号相位同步后的Txbuf_status状态输出波形如图7所示。
由图5可以看出，C2为参考时钟信号，C1，C3通道为输出的I、Q高速基带信号。经多次反复开关机测试，I、Q高速基带信号与参考时钟信号相位固定，且I、Q高速基带信号同步性能小于2ps。
由图7可以看出，相位同步后Txbuf_status状态输出为“0”与“1”交替跳变状态，即相位同步后FIFO存储状态处于半满与少于半满的动态平衡状态。
相位同步控制算法在XILINX XC7VX690T-FFG1927 FPGA硬件平台上通过VHDL代码实现。该算法软件模块主要包括两个GTH IP核和两个相位控制器模块。两个相位同步控制器模块分别接收两个GTH IP核的TX_bufstatus的状态信息，输出两路相位控制信号TX_PI给GTH IP核的相位插值器。相位同步控制算法软件实现框图如下图8所示。
相位同步控制算法软件实现资源如下表1所示。
表1相位同步控制算法软件实现资源表
Figure BDA0003760064290000121
表1中，TOP_SYNC为相位同步控制模块顶层模块，TX_PI_CTR0、TX_PI_CTR1为两个相位同步控制器。由表1可以看出，高速基带信号产生及相位同步模块占用资源少，相位同步控制算法硬件实现简单，易于工程化实现。

Claims (9)

1.一种应用于空间光通信的高速基带信号产生与同步***，其特征在于包括：数据源模块、编码模块、组帧模块、高速基带信号产生及同步控制模块、激光调制器；
数据源模块：产生并行时钟CLK和并行数据data输出给编码模块；
编码模块：完成编码后产生编码后的并行数据cdata和同步时钟TX_CLK；
组帧模块：利用同步时钟TX_CLK完成编码后的并行数据cdata重新组帧和插空帧，并且将数据分为并行两路数据I_pdata、Q_pdata，输出给高速基带信号产生及同步控制模块；
高速基带信号产生及同步控制模块：该模块包括相位控制单元和GTH IP核；其中，相位控制单元完成高速发射基带信号与参考时钟REF_CLK相位调节控制；GTH IP核包括两个IP核GTH CORE0和GTH CORE1，两个IP核分别将并行两路数据I_pdata、Q_pdata转换为高速串行信号I_sdata、Q_sdata，输出给激光调制器；
激光调制器：完成高速串行信号I_sdata、Q_sdata与激光载波信号的调制，输出高速光调制信号。
2.根据权利要求1所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：所述高速基带信号产生及同步控制模块包括：存储单元FIFO模块、相位插值模块、锁相环模块、分频器模块、并串转换模块；
其中，存储单元FIFO模块、相位插值模块、锁相环模块、分频器模块、并串转换模块共同构成GTH IP核；极性判断模块、相位积分模块、状态控制模块共同构成相位控制单元；
存储单元FIFO模块：接收外部输入的基带数据和时钟，利用外部参考时钟REF_CLK作为写时钟WR_CLK进行数据缓存；读时钟RD_CLK由相位调整后的高速位时钟BIT_CLK分频产生；
锁相环模块：接收外部输入参考时钟信号REF_CLK，经倍频锁相后输出与基带发射同速率的高速时钟；
相位插值模块：接收锁相环模块输出的高速时钟信号，通过相位插值控制信号TX_PI_CTR来调节输出高速时钟信号BIT_CLK的相位；
分频器模块：接收相位调整后的高速时钟，完成整数倍分频后，作为FIFO的读时钟RD_CLK和并串转换的低速时钟PS_CLK；
并串转换模块：接收相位调整后的高速时钟BIT_CLK、分频后的低速时钟PS_CLK、FIFO读出的并行数据RD_DATA，将并行数据转换为高速串行数据S_DATA。
3.根据权利要求2所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：分频器模块将相位插值后的时钟进行分频后作为发射并行数据时钟，分频数DIV_N为：
Figure FDA0003760064280000021
其中，Flinerate为发射高速基带信号速率，Ndata为并行数据位宽。
4.根据权利要求2所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：所述相位控制单元包括极性判断模块、相位积分模块、状态控制模块；
极性判断模块接收GTH IP核产生的发射存储器FIFO内部存储状态的标志信号TXBUF_STATUS，然后将Txbuf_status输出的值进行极性判断，是否调整相位插值，输出相位插值控制信号TX_PI_CTR；
相位积分模块：将极性判断模块的Txbuf_status输出值进行ACC_N个周期的累加运算，将累加结果ACC_DAT的输出给状态控制模块；
状态控制模块：根据相位积分模块输出的结果产生复位信号、相位增加信号或相位减少信号。
5.根据权利要求4所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：存储单元FIFO模块根据缓存数据的状态，通过标志信号Txbuf_status输出不同的状态值，其中Txbuf_status为两位二进制数，其状态如下：
(1)若Txbuf_status大于“01”，则FIFO溢出或全空；
(2)若Txbuf_status等于“01”，则FIFO半满状态；
(3)若Txbuf_status小于“01”，则FIFO少于半满状态。
6.根据权利要求5所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：若Txbuf_status小于“01”，表示FIFO状态处于少于半满状态，需要调节相位插值控制器，增加相位插值，产生负的相位信号即输出“-1”，经积分模块后输出ACC_DAT小于0，状态控制模块输出相位增加信号，增加相位插值，使FIFO达到接近半满状态；
若Txbuf_status等于“01”，表示FIFO状态处于半满状态，需要调节相位插值控制器，使FIFO达到接近半满状态。需要调节相位插值控制器，减少相位插值，产生正的相位信号即输出“1”，经积分模块后输出ACC_DAT大于0，状态控制模块输出相位减少信号，减少相位插值，使FIFO达到接近半满状态；
若Txbuf_status大于“01”，表示FIFO状态处于溢出或全空状态，需要调节相位插值控制器，减少相位插值，产生正的相位信号即输出“1”，经积分模块后输出ACC_DAT大于0，状态控制模块输出相位减少信号，减少相位插值，使FIFO达到接近半满状态。
7.根据权利要求4所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：累加结果ACC_DAT计算公式如下：
Figure FDA0003760064280000041
其中ACC_N为整数，且ACC_N大于512。
8.根据权利要求4或7所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：状态控制模块的状态控制结果如下：
(1)若ACC_DAT>2，则产生复位信号，使FIFO复位；
(2)若ACC_DAT>0，则产生相位减少信号；
(3)若ACC_DAT<0，则产生相位增加信号。
9.根据权利要求4或7所述的一种应用于空间光通信的高速基带信号产生与同步***，其特征在于：状态控制模块实现相位同步控制，按照如下步骤实现：
第一步：开始St0状态，直接进入下一状态St1状态；
第二步：状态判断St1状态，判断ACC_DAT值是否大于“2”，若小于“2”则进入St2状态，否则进入St4状态；
第三步：状态判断St2状态，判断ACC_DAT值是否大于“0”，若大于“0”则进入St3状态，否则进入St5状态；
第四步：相位控制St3状态，输出相位插值控制器减“1”信号后，进入St2状态，执行第三步；
第五步：复位St4状态，复位后，进入St0状态；
第六步：相位控制St5状态，输出相位插值控制器加“1”信号后，进入St6状态；
第七步：状态判断St6状态，判断ACC_DAT值是否等大于“0”，若大于“0”，则进入St1状态，否则进入St5状态，执行第六步。
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