CN219227609U - 基于光纤介质的jesd204b数据传输*** - Google Patents
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Abstract
本实用新型公开了基于光纤介质的JESD204B数据传输***，包括数据采集模块和数据处理模块，数据采集模块和数据处理模块通过光纤互连并通过JESD204B协议接口传输JESD204B协议信号，所述JESD204B协议信号包括ADC采样数据、DAC基带数据、同步信号Sync和同步参考信号Sysref；所述数据采集模块包括：ADC电路、DAC电路、第一时钟分发电路、FPGA1和第一光模块；所述数据处理模块包括：第二时钟分发电路、FPGA2和第二光模块。有效地解决了电缆传输损耗大且抗干扰能力弱等问题，降低了***互联复杂度，减小了线缆重量，解除了***各个模块在布局上的限制，缩小了各个功能模块的体积。
Description
技术领域
本实用新型涉及高速数据传输领域，具体为基于光纤介质的JESD204B数据传输***。
背景技术
如今JESD204B接口已成为高速ADC/DAC转换芯片的主流接口，它是一种基于高速串行数据传输协议的接口，目前高速数据传输基本都是基于高速串行数据传输协议。相较于传统并行LVDS总线接口，高速串行数据传输具有两大优势：传输带宽更高；总线接口更简单。高速串行传输接口也有一些自身的缺点，如功耗高、资源消耗多等。
在JESD204B板级传输应用中，当板级通过高速电缆互联，高速数字信号将会产生很大损耗。JESD204B协议中Sync是同步信号，由数据接收端产生并传输给数据发送端，数据发送端根据Sync信号电平状态感知数据接收端是否已经完成同步或者是否需要重新同步。JESD204B协议中Sysref是***同步参考信号，Sysref上升沿触发数据发送端和数据接收端的本地多帧计数器同步计数，本地多帧计数器同步计数是获得数据传输确定性延时的保证。在传统应用中，Sync和Sysref模拟信号通过印制线或电缆传输，电缆传输损耗大且抗干扰能力弱，这就限制了JESD204B在长距离传输场景中的应用。
实用新型内容
本实用新型提供基于光纤介质的JESD204B数据传输***，包括数据采集模块和数据处理模块，数据采集模块和数据处理模块通过光纤互连并通过JESD204B协议接口传输JESD204B协议信号，所述JESD204B协议信号包括ADC采样数据、DAC基带数据、同步信号Sync和同步参考信号Sysref；所述数据采集模块包括：ADC电路、DAC电路、第一时钟分发电路、FPGA1和第一光模块；所述数据处理模块包括：第二时钟分发电路、FPGA2和第二光模块，所述FPGA1包括Aurora核，所述FPGA2包括Aurora核和JESD204B核；所述***包括ADC采样链路和DAC基带数据链路；
ADC采样链路：完成模拟信号到数字信号的转换，通过第一光模块将采样后的数字信号转换成光信号传输到数据处理模块；FPGA1的Aurora核时钟将Sysref采样为数字信号后通过FPGA1的Aurora核发送到数据处理模块，数据处理模块将接收到Sysref数字信号送入到FPGA2的JESD204B核的Sysref输入端口；FPGA2的JESD204B核输出的Sync信号经过FPGA2的Aurora核时钟采样后发送到数据采集模块，数据采集模块FPGA1的Aurora核接收到Sync信号后分发给各个ADC芯片；
DAC基带数据链路：数据处理模块将数字基带信号通过FPGA2的JESD204B核发送到数据采集模块，数据采集模块将数字基带信号转换成模拟信号输出；FPGA1的Aurora核时钟将Sysref采样为数字信号后通过FPGA1的Aurora核发送到数据处理模块，数据处理模块将接收到Sysref数字信号送入到FPGA2的JESD204B核的Sysref输入端口；DAC芯片输出Sync信号经过数据采集模块FPGA1的Aurora核时钟采样后发送到数据处理模块，数据处理模块将FPGA2的Aurora核接收到的Sync数字信号送入到FPGA2的JESD204B核Sync输入端口。
进一步地，所述FPGA1为具有高速收发器功能且逻辑资源相对较小的器件。
进一步地，所述FPGA2为具有高速收发器功能且逻辑资源相对较多的器件。
进一步地，所述ADC电路为具有JESD204B接口的芯片。
进一步地，所述DAC电路为具有JESD204B接口的芯片。
进一步地，所述第一时钟分发电路为具有多路时钟分发功能的器件。
进一步地，所述第二时钟分发电路为具有多路时钟分发功能的器件。
进一步地，调整同步参考信号Sysref延时使多个链路多帧到达时间点在同一个本地多帧计数器周期内。
进一步地，所述Aurora核接口数据时钟Userclk对Sync信号进行寄存器采样，采样后的Sync信号放置于Aurora的TX数据总线字段最低位并发往对端Aurora数据接收端口。
进一步地，所述Aurora接口数据时钟Userclk对Sysref信号进行寄存器采样，采样后的Sysref信号放置于Aurora的TX数据总线字段次低位并发往对端Aurora数据接收端口。
本实用新型提供基于光纤介质的JESD204B数据传输***，有效地解决了电缆传输损耗大且抗干扰能力弱等问题，降低了***互联复杂度，减小了线缆重量，解除了***各个模块在布局上的限制，缩小了各个功能模块的体积。
附图说明
图1为本实用新型所提供的基于光纤介质的JESD204B数据传输***的***结构框图；
图2为本实用新型所提供的基于光纤介质的JESD204B数据传输***的Sysref和Sync信号传输原理图。
具体实施方式
以下结合附图对本实用新型的实施方法进行详细说明，所描述的仅为部分实施例，并非全部实施例，为了清楚的目的，在附图及说明中省略了与本实用新型无关的表示及描述。
如图1所示，本实用新型提供基于光纤介质的JESD204B数据传输***，包括数据采集模块和数据处理模块，数据采集模块和数据处理模块通过光纤互连并通过JESD204B协议接口传输JESD204B协议信号，所述JESD204B协议信号包括ADC采样数据、DAC基带数据、同步信号Sync和同步参考信号Sysref；所述数据采集模块包括：ADC电路、DAC电路、第一时钟分发电路、FPGA1和第一光模块；所述数据处理模块包括：第二时钟分发电路、FPGA2和第二光模块，所述FPGA1包括Aurora核，所述FPGA2包括Aurora核和JESD204B核。
***包括ADC采样链路和DAC基带数据链路。
其中，ADC采样链路：完成模拟信号到数字信号的转换，通过第一光模块将采样后的数字信号转换成光信号传输到数据处理模块；FPGA1的Aurora核时钟将Sysref采样为数字信号后通过FPGA1的Aurora核发送到数据处理模块，数据处理模块将接收到Sysref数字信号送入到FPGA2的JESD204B核的Sysref输入端口；FPGA2的JESD204B核输出的Sync信号经过FPGA2的Aurora核时钟采样后发送到数据采集模块，数据采集模块FPGA1的Aurora核接收到Sync信号后分发给各个ADC芯片。
DAC基带数据链路：数据处理模块将数字基带信号通过FPGA2的JESD204B核发送到数据采集模块，数据采集模块将数字基带信号转换成模拟信号输出；FPGA1的Aurora核时钟将Sysref采样为数字信号后通过FPGA1的Aurora核发送到数据处理模块，数据处理模块将接收到Sysref数字信号送入到FPGA2的JESD204B核的Sysref输入端口；DAC芯片输出Sync信号经过数据采集模块FPGA1的Aurora核时钟采样后发送到数据处理模块，数据处理模块将FPGA2的Aurora核接收到的Sync数字信号送入到FPGA2的JESD204B核Sync输入端口。
其中，ADC和DAC采用具有JESD204B接口功能的芯片,如AD4680、AD9154等；第一时钟分发芯片采用具有多路时钟分发功能的器件，如HMC7043、HMC7044和LMX2594等；FPGA1芯片采用具有高速收发器功能且逻辑资源相对较小的器件，如Xilinx的XC7A35T-2CSG325I、XC7A50T-2CSG325I等。第二时钟分发芯片采用具有多路时钟分发功能的器件，如HMC7043、HMC7044和LMX2594等；FPGA2芯片采用具有高速收发器功能且逻辑资源相对较多的器件，如Xilinx的XC7VX690T-2FFG1927I、XC7VX485T-2FFG1927I等。
如图2所示，基于光纤介质的JESD204B高速数据传输方式主要特点是将Sysref和Sync进行数字化后通过光纤传输，这种方式好处是简化模块之间互联关系。Aurora接口数据时钟Userclk对Sync信号进行寄存器采样，采样后的Sync信号放置于Aurora的TX数据总线字段最低位并发往对端Aurora数据接收端口；Aurora接口数据时钟Userclk对Sysref信号进行寄存器采样，采样后的Sysref信号放置于Aurora的TX数据总线字段次低位并发往对端Aurora数据接收端口。在DAC链路中，Sync信号由数据采集模块发往数据处理模块；在ADC链路中,Sync信号由数据处理模块发往数据采集模块；Sysref信号由数据采集模块发往数据处理模块。
在基于电缆的JESD204B高速数据传输方式中，电缆传输JESD204B协议中的所有信号，传输路径会经过多级连接器，电缆和连接器对信号损耗较大，且传输速率越高损耗越大，这是电缆在板级传输中的劣势；在基于光纤介质的JESD204B高速数据传输***中，光纤传输JESD204B协议中所有信号，包括高速数字采样信号、Sysref和Sync信号，取消了所有传输电缆，需单独例化一个Aurora核传输采样后Sysref和Sync的数字信号。由于光纤传输信号损耗小，数据采集模块和数据处理模块可以布置在相距较远的位置。
在***调试过程中，需要注意数据采集模块和数据处理模块对Sysref信号的处理，避免跨多帧情况出现。当出现跨多帧情况时，观测接收端多个链路数据到达情况, 调整Sysref延时使多个链路多帧到达时间点在同一个本地多帧计数器（LMFC）周期内，这样可使跨多帧问题得到解决。跨多帧问题实际上是多个链路多帧达到时间点跨越了接收端本地多帧计数器边界，数据接收Buffer溢出进而造成数据错乱或者丢失数据的情况。
以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (10)
1.基于光纤介质的JESD204B数据传输***，其特征在于，包括数据采集模块和数据处理模块，数据采集模块和数据处理模块通过光纤互连并通过JESD204B协议接口传输JESD204B协议信号，所述JESD204B协议信号包括ADC采样数据、DAC基带数据、同步信号Sync和同步参考信号Sysref；所述数据采集模块包括：ADC电路、DAC电路、第一时钟分发电路、FPGA1和第一光模块；所述数据处理模块包括：第二时钟分发电路、FPGA2和第二光模块，所述FPGA1包括Aurora核，所述FPGA2包括Aurora核和JESD204B核；所述***包括ADC采样链路和DAC基带数据链路；
ADC采样链路：完成模拟信号到数字信号的转换，通过第一光模块将采样后的数字信号转换成光信号传输到数据处理模块；FPGA1的Aurora核时钟将Sysref采样为数字信号后通过FPGA1的Aurora核发送到数据处理模块，数据处理模块将接收到Sysref数字信号送入到FPGA2的JESD204B核的Sysref输入端口；FPGA2的JESD204B核输出的Sync信号经过FPGA2的Aurora核时钟采样后发送到数据采集模块，数据采集模块FPGA1的Aurora核接收到Sync信号后分发给各个ADC芯片；
DAC基带数据链路：数据处理模块将数字基带信号通过FPGA2的JESD204B核发送到数据采集模块，数据采集模块将数字基带信号转换成模拟信号输出；FPGA1的Aurora核时钟将Sysref采样为数字信号后通过FPGA1的Aurora核发送到数据处理模块，数据处理模块将接收到Sysref数字信号送入到FPGA2的JESD204B核的Sysref输入端口；DAC芯片输出Sync信号经过数据采集模块FPGA1的Aurora核时钟采样后发送到数据处理模块，数据处理模块将FPGA2的Aurora核接收到的Sync数字信号送入到FPGA2的JESD204B核Sync输入端口。
2.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述FPGA1为具有高速收发器功能且逻辑资源相对较小的器件。
3.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述FPGA2为具有高速收发器功能且逻辑资源相对较多的器件。
4.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述ADC电路为具有JESD204B接口的芯片。
5.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述DAC电路为具有JESD204B接口的芯片。
6.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述第一时钟分发电路为具有多路时钟分发功能的器件。
7.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述第二时钟分发电路为具有多路时钟分发功能的器件。
8.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，调整同步参考信号Sysref延时使多个链路多帧到达时间点在同一个本地多帧计数器周期内。
9.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述Aurora核接口数据时钟Userclk对同步信号Sync进行寄存器采样，采样后的同步信号Sync放置于Aurora的TX数据总线字段最低位并发往对端Aurora数据接收端口。
10.根据权利要求1所述的基于光纤介质的JESD204B数据传输***，其特征在于，所述Aurora接口数据时钟Userclk对同步参考信号Sysref进行寄存器采样，采样后的同步参考信号Sysref放置于Aurora的TX数据总线字段次低位并发往对端Aurora数据接收端口。
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