CN115332353A - 一种阶梯状ldmos器件及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 3
- 238000002161 passivation Methods 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract description 33
- 230000015556 catabolic process Effects 0.000 abstract description 23
- 230000000694 effects Effects 0.000 abstract description 10
- 239000000463 material Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 239000007769 metal material Substances 0.000 description 7
- 230000006872 improvement Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- -1 nitrogen ions Chemical class 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000010008 shearing Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请属于半导体技术领域，提供了一种阶梯状LDMOS器件及其制备方法，阶梯状LDMOS器件包括：半导体衬底、埋氧区、漂移区、漏极区、P型阱区、源极区、P型基区、钝化层、栅极区、栅极扩展区、源极电极、漏极电极以及栅极电极；通过将埋氧区设置为阶梯状，使得每个阶梯结构对应的产生一个电场尖峰，从而在阶梯结构的拐角处形成多个空穴，根据介质场增强原理和电场调制效应，提高埋氧区的电场，进而有效的增加LDMOS器件的击穿电压，通过栅极扩展区设置可以在漂移区上方形成低电阻的电子通道，进而减小LDMOS器件导通电阻，实现在提升器件击穿电压的基础上降低器件的导通电阻的目的。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种阶梯状LDMOS器件及其制备方法。
背景技术
随着集成电路集成度的提高，横向扩散金属氧化物半导体(LDMOS)由于耐高压、驱动电流大、输出功率大、开关特性好等突出优点，而经常应用于高压功率集成电路的设计中，尤其普遍应用于高压功放的场合，如LED驱动、开关转换器、音响功放、电源管理产品等。
就高性能功率器件而言，除需要高的击穿电压外，还需要尽可能低的导通电阻。导通电阻总是随漂移区掺杂浓度的提高而减小，而击穿电压与漂移区掺杂浓度的关系通常比较复杂。因此，我们要优化击穿电压和导通电阻的关系，在保证一定的击穿电压下，尽可能的降低导通电阻，以获得尽可能大的输出功率。一些文献对传统掺杂的LDMOS的导通电阻进行了研究，并得出了很多成果，但并没有根本解决导通电阻和击穿电压之间的矛盾。对高性能器件的需求使LDMOS的研究重点成为同时实现高击穿电压和低导通电阻。LDMOS关态的击穿电压和开态的导通电阻,都与漂移区浓度成反比。早期的LDMOS由于漂移区浓度过大导致击穿电压较低,随后出现的RESURF LDMOS,通过降低漂移区浓度而提高了击穿电压，但降低漂移区浓度却使导通电阻大幅度提高了。
由此可见，传统的LDMOS器件在提升击穿电压与降低导通电阻之间很难做到平衡。
发明内容
为了解决上述技术问题，本申请实施例提供了一种阶梯状LDMOS器件及其制备方法，可以解决现有的LDMOS器件不能做到提升击穿电压与降低导通电阻平衡的问题。
本申请实施例的第一方面提供了一种阶梯状LDMOS器件，所述阶梯状LDMOS器件包括：
半导体衬底；
埋氧区，设于所述半导体衬底上；其中，所述埋氧区呈阶梯状；
漂移区，设于所述埋氧区的阶梯结构上；
漏极区，设于所述漂移区上；
P型阱区，设于所述埋氧区上，且与所述漂移区接触；其中，所述P型阱区呈“L”形；
源极区，设于所述P型阱区的水平部上；
P型基区，设于所述埋氧区上，且分别与所述P型阱区和所述源极区接触；
钝化层，设于所述源极区、所述P型阱区以及所述漂移区上；其中，所述钝化层呈“L”形；
栅极区，设于所述钝化层的水平部上，且与所述钝化层的垂直部接触；
栅极扩展区，设于所述钝化层的水平部上，且与所述栅极区接触；
源极电极，与所述源极区接触；
漏极电极，与所述漏极区接触；
栅极电极，与所述栅极区接触。
在一个实施例中，栅极扩展区包括：
第一P型掺杂区，设于所述钝化层的水平部上，且与所述栅极区接触；
第二P型掺杂区，设于所述钝化层的水平部上，且与所述第一P型掺杂区接触；
第一N型掺杂区，设于所述钝化层的水平部上，且与所述第二P型掺杂区接触；
第三P型掺杂区，设于所述钝化层的水平部上，且与所述第一N型掺杂区接触。
在一个实施例中，所述埋氧区包括多个阶梯结构；其中，所述阶梯结构的阶梯高度差与所述源极区之间的距离呈正比。
在一个实施例中，所述埋氧区包括多个阶梯结构；其中，每个所述阶梯结构的宽度与所述源极区之间的距离呈反比。
在一个实施例中，所述漂移区的厚度大于所述埋氧区的厚度。
在一个实施例中，所述漏极区的宽度小于所述阶梯结构中接触所述半导体衬底的阶梯的宽度。
在一个实施例中，所述P型基区的厚度为所述源极区与所述P型阱区的水平部的厚度之和。
在一个实施例中，所述第一P型掺杂区的宽度小于所述第二P型掺杂区的宽度。
在一个实施例中，所述阶梯状LDMOS器件还包括：
多个隔离区，多个所述隔离区设于所述第二P型掺杂区内。
本申请实施的第二方面提供了一种阶梯状LDMOS器件的制备方法，包括：
在半导体衬底上形成埋氧区；其中，所述埋氧区呈凹槽结构，且所述埋氧区的凹槽侧壁呈阶梯状；
在所述埋氧区的凹槽内形成漂移区；
在所述埋氧区上形成P型阱区和P型基区，所述P型阱区与所述漂移区接触；其中，所述P型阱区呈“L”形；
在所述P型阱区的水平部上形成源极区；其中，所述源极区与所述P型基区接触；
在所述漂移区上形成漏极区；
在所述源极区、所述P型阱区、所述漏极区以及所述漂移区上形成钝化层；其中，所述钝化层呈“L”形；
在所述钝化层的水平部上依次形成栅极区和栅极扩展区；其中，所述栅极区设于所述钝化层的垂直部与所述栅极扩展区之间；
在所述源极区上形成源极电极，在所述漏极区上形成漏极电极以及在所述栅极区上形成栅极电极。
本申请实施例与现有技术相比存在的有益效果是：通过将埋氧区设为阶梯状，使得每个阶梯结构对应的产生一个电场尖峰，从而在阶梯结构的拐角处形成多个空穴，根据介质场增强原理和电场调制效应，提高埋氧区的电场，进而有效的增加LDMOS器件的击穿电压，通过栅极扩展区设置可以在漂移区上方形成低电阻的电子通道，进而减小LDMOS器件导通电阻，实现在提升器件击穿电压的基础上降低器件的导通电阻的目的。
附图说明
图1是本申请实施例提供的阶梯状LDMOS器件的结构示意图一；
图2是本申请实施例提供的阶梯状LDMOS器件的结构示意图二；
图3是本申请实施例提供的阶梯状LDMOS器件的结构示意图三；
图4是本申请实施例提供的阶梯状LDMOS器件的结构示意图四；
图5是本申请一个实施例提供的阶梯状LDMOS器件的制备方法步骤示意图；
图6是本申请一个实施例提供的形成埋氧区和漂移区的具体步骤示意图；
图7是本申请一个实施例提供的形成埋氧区和漂移区后的示意图；
图8是本申请一个实施例提供的形成P型阱区、P型基区、源极区以及漏极区后的示意图；
图9是本申请一个实施例提供的形成钝化层区后的示意图；
图10是本申请一个实施例提供的形成栅极区和栅极扩展区的示意图；
图11是本申请一个实施例提供的形成源极电极、漏极电极以及栅极电极后的结构示意图；
图12是本申请一个实施例提供的剪切形成LDMOS器件的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。
随着集成电路集成度的提高，横向扩散金属氧化物半导体(LDMOS)由于耐高压、驱动电流大、输出功率大、开关特性好等突出优点，而经常应用于高压功率集成电路的设计中，尤其普遍应用于高压功放的场合，如LED驱动、开关转换器、音响功放、电源管理产品等。
在实际应用中，由于MOSFET属于单极型器件，其耐压的提高伴随着漂移区长度的增加和漂移区浓度的降低；而且，对于传统的高压功率MOSFET，其导通电阻主要由其漂移区电阻决定。对于常规的SOILDMOS，其漂移区的厚度和大小需满足RESURF原理才能在阻断状态下完全耗尽，从而达到器件的最高耐压。如果器件的漂移区较厚，则漂移区的掺杂浓度就比较低，导致其比导通电阻较大，而且RESURF效应较弱，对于漂移区的电场调节作用不显著，因此对于器件耐压的提高效果不明显。
由此可见，传统的LDMOS器件在提升击穿电压与降低导通电阻之间很难做到平衡。
为了解决上述技术问题，本申请实施例提供了一种阶梯状LDMOS器件，参考图1所示，阶梯状LDMOS器件包括：半导体衬底10、埋氧区20、漂移区30、漏极区40、P型阱区50、源极区60、P型基区70、钝化层80、栅极区100、栅极扩展区90、源极电极S、漏极电极D以及栅极电极G。
具体的，埋氧区20设于半导体衬底10上；其中，埋氧区20呈阶梯状；漂移区30设于埋氧区20的阶梯结构上；漏极区40设于漂移区30上；P型阱区50设于埋氧区20上，且P型阱区50与漂移区30接触；其中，P型阱区50呈“L”形；源极区60设于P型阱区50的水平部上；P型基区70设于埋氧区20上，且P型基区70分别与P型阱区50和源极区60接触；钝化层80设于源极区60、P型阱区50、漏极区40以及漂移区30上；其中，钝化层80呈“L”形；栅极区100设于钝化层80的水平部上，且栅极区100与钝化层80的垂直部接触；栅极扩展区90设于钝化层80的水平部上，且栅极扩展区90与栅极区100接触；源极电极S分别与源极区60和P型基区70接触；漏极电极D与漏极区40接触；栅极电极G与栅极区100接触。
在本实施例中，P型阱区50、P型基区70均设于埋氧区20上，并且P型基区70的宽度和P型阱区50的最大宽度之和小于埋氧区20的阶梯结构中靠近源极区60的阶梯结构的宽度相同(即，小于埋氧区20最上端阶梯结构的水平部的宽度)，P型阱区50呈“L”形，该“L”形包括水平部和垂直部，源极区60设于P型阱区50的水平部上，源极区60的上表面与P型阱区50的上表面齐平，源极区60的宽度与P型阱区50的宽度相等，此时，源极区60与P型阱区50形成一个长方体，在本实施例中，漂移区30设置于P型阱区50与漏极区40之间，漏极区40、漂移区30、P型阱区50、源极区60以及P型基区70处于同一水平高度，钝化层80设于源极区60、P型阱区50以及漂移区30上。
在本实施例中，钝化层80呈“L”形，该“L”形包括水平部和垂直部，栅极区100和栅极扩展区90均设于钝化层80的水平部上，且栅极区100与钝化层80的垂直部接触，栅极扩展区90与栅极区100接触；例如，栅极区100和栅极扩展区90的上表面与钝化层80的上表面齐平，栅极区100和栅极扩展区90的宽度与钝化层水平部的宽度相等，此时，栅极区100、栅极扩展区90以及钝化层80共同形成一个长方体；在本实施例中，栅极电极G设置于栅极区100和栅极扩展区90上，栅极电极G分别与栅极区100和栅极扩展区90接触。
在本实施例中，漂移区30设于埋氧区20的阶梯结构上，漂移区30可以分两部分，第一部分为“L”形，第二部分为倒立的阶梯状，其中漏极区40设置于漂移区30的第一部分的水平部上，漂移区30的第二部分的倒立阶梯状与埋氧区20的阶梯结构正好互相接触，如此可以使得，LDMOS器件在工作时，在横纵向电场的作用下，在阶梯状的埋氧区20在拐角处(即，每个阶梯结构的水平部与垂直部的连接处)会聚集空穴，进而提高埋氧区20的电场，根据介质场增强原理和电场调制效应，可以有效的增加LDMOS器件的击穿电压。
在本实施例中，埋氧区20呈阶梯状，其中，埋氧区20包括多个阶梯结构，每一个阶梯结构均包括水平部和垂直部，每个阶梯结构的水平部与垂直部依次连接，埋氧区20的底部与半导体衬底10接触。在本实施例中，通过设置埋氧区20呈阶梯状，使得当LDMOS器件在工作时，在横纵向电场的作用下，阶梯状的埋氧区20在拐角处(即，每个阶梯结构的水平部与垂直部的连接处)会聚集空穴，进而会提高埋氧区20的电场，根据介质场增强原理和电场调制效应，可以有效的增加LDMOS器件的击穿电压。
在本实施例中，栅极扩展区90设于钝化层80的水平部上，且栅极扩展区90与栅极区100接触。通过设置栅极扩展区90，可以在漂移区30上方形成一条从漏极区40到源极区60的低电阻的高浓度电子通道，进而减小LDMOS器件导通电阻。
在本实施例中，通过设置埋氧区20呈阶梯状可以提升器件的击穿电压，通过设置栅极扩展区90可以降低器件的导通电阻，如此可以使得器件在击穿电压提升的基础上降低了导通电阻，解决了LDMOS器件在提升击穿电压与降低导通电阻之间很难做到平衡的问题。
在一个实施例中，对于埋氧区20的材料，工艺成熟常用的材料为氧化硅,也可以采用介电系数低于氧化硅的低K介质来提高纵向耐压减小埋氧区20的厚度。
在一个实施例中，参考图2所示，栅极扩展区90包括：第一P型掺杂区91、第二P型掺杂区92、第一N型掺杂区93以及第三P型掺杂区94。
具体的，第一P型掺杂区91设于钝化层80的水平部上，且第一P型掺杂区91与栅极区100接触；第二P型掺杂区92设于钝化层80的水平部上，且第二P型掺杂区92与第一P型掺杂区91接触；第一N型掺杂区93设于钝化层80的水平部上，且第一N型掺杂区93与第二P型掺杂区92接触；第三P型掺杂区94设于钝化层80的水平部上，且第三P型掺杂区94与第一N型掺杂区93接触。
在本实施例中，第一P型掺杂区91和第二P型掺杂区92掺杂P型掺杂离子，其中，第一P型掺杂区91的掺杂浓度大于第二P型掺杂区92的掺杂浓度，第一N型掺杂区93可以掺杂N型掺杂离子，例如N型掺杂离子可以为氮离子或者磷离子，第三P型掺杂区94中可以掺杂P型掺杂离子，例如P型掺杂离子可以为铝离子，通过掺杂不同的元素，使得第一N型掺杂区93和第三P型掺杂区94形成PN结，可以增强钝化层80上方的电场，从而在漂移区30上方形成低电阻的电子通道，减小导通电阻。
在一个实施例中，第二P型掺杂区92与第一P型掺杂区91的掺杂离子相同，但是掺杂浓度不同，与第一N型掺杂区93的掺杂离子不同，可以避免在器件关断耐压状态下第二P型掺杂区92耗尽后对漂移区30纵向电场强度的不利影响。因此，可以提升器件的耐压能力，但是由于第一N型掺杂区93的掺杂类型不同，因此对于工艺要求更复杂。
在一个实施例中，参考图2所示，埋氧区20包括多个阶梯结构；其中，阶梯结构的阶梯高度差与源极区60之间的距离呈正比。
具体的，多个阶梯结构中距离源极区60越近的阶梯结构的高度差越小，距离源极区60越远的阶梯结构的高度差越大，例如，h1<h2<h3，高度差的大小为阶梯结构中垂直部的厚度，例如，h1为第一个阶梯的厚度，h2为第二个阶梯的厚度，h3为第三个阶梯的厚度，多个阶梯结构包括多个垂直部，距离源极区60越近(距离半导体衬底10越远)的垂直部的厚度越小，距离源极区60越远(距离半导体衬底10越近)的垂直部的厚度越大，因为LDMOS器件在工作时，从漏极区40到源极区60其电场强度逐渐减小，即漏极区40的电场强度较大，通过设置距离源极区60越远(距离漏极区40越近)的垂直部的厚度越大(即阶梯高度差越大)，则其较大的高度差可以聚集更多的空穴，可以引入多个电场尖峰，则其对漏极区40附近的电场调制的能力就越强，可以更好的调制LDMOS器件的表面电场，提高器件的横向耐压。
在一个实施例中，参考图3所示，埋氧区20包括多个阶梯结构；其中，每个阶梯结构的宽度与源极区60之间的距离呈反比。
具体的，多个阶梯结构中距离源极区60越近的阶梯结构的宽度越大，距离源极区60越远的阶梯结构的宽度越大，例如，w1>w2>w3，例如，w1为第二个阶梯的宽度，w2为第三个阶梯的宽度，w3为第四个阶梯的宽度，阶梯结构的宽度为阶梯结构中水平部的宽度，多个阶梯结构包括多个水平部，距离源极区60越近(距离半导体衬底10越远)的水平部宽度越大，距离源极区60越远(距离半导体衬底10越近)的水平部的宽度越小，因为LDMOS器件在工作时，从漏极区40到源极区60其电场强度逐渐减小，即漏极区40的电场强度较大，距离源极区60越远(距离漏极区40越近)的水平部的宽度越小，则可以使得埋氧区20在靠近漏极区40的部分设置更多的阶梯结构，因为每一个结构在垂直部与水平部的拐角处都可以聚集空穴，更多的阶梯结构则可以聚集更多的空穴，可以引入更多的电场尖峰，则其对漏极区40附近的电场调制的能力就越强，可以更好的调制LDMOS器件的表面电场，提高器件的横向耐压。
在一个实施例中，漂移区30的厚度大于埋氧区20的厚度。其中，漂移区30为硅层材料，通过设置漂移区30的厚度大于埋氧区20的厚度，可以更加有利于埋氧区20的阶梯结构聚集空穴，可以更好的对漏极区40附近的电场进行调制，进而提高器件的横向耐压。
在一个实施例中，参考图3所示，漏极区40的宽度小于阶梯结构中接触半导体衬底10的阶梯的宽度。
在本实施例中，漏极区40的宽度小于埋氧区20的阶梯结构中靠近半导体衬底10的水平部的宽度，例如，w4<w3，w4为漏极区40的宽度，如此，可以使得空穴更好的对漏极区40附近的电场进行调制，可以更好的调制LDMOS器件的表面电场，提高器件的横向耐压。
在一个实施例中，P型基区70的厚度为源极区60与P型阱区50的水平部的厚度之和。
具体的，P型基区70的厚度大于源极区60的厚度，因为P型基区70为LDMOS器件的电压接入点，通过设置P型基区70的厚度为源极区60与P型阱区50的水平部的厚度之和，如此可以使得电压更好的接入，维持LDMOS器件的稳定性，提升LDMOS器件的性能。
在一个实施例中，第一P型掺杂区91的宽度小于第二P型掺杂区92的宽度。
在本实施例中，第二P型掺杂区92的掺杂浓度小于第一P型掺杂区91的掺杂浓度，通过设置第一P型掺杂区91的宽度小于第二P型掺杂区92的宽度，可以在漂移区30上方形成更多的低电阻的电子通道，减小导通电阻，进而降低器件的导通电阻。
在一个实施例中，参考图4所示，阶梯状LDMOS器件还包括：多个隔离区110。
具体的，多个隔离区110设于第二P型掺杂区92内。多个隔离区110从源极区60到漏极区40的方向深度逐渐增加，具体的，靠近源极区60的隔离区110的深度小于靠近漏极区40的隔离区110的深度，其中，多个隔离区110通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物形成，通过设置多个隔离区110在第二P型掺杂区92内，可以在多个隔离区110处形成高电场，可以调制LDMOS器件的电场分布，提升LDMOS器件的击穿电压。
在一个实施例中，钝化层80使用的材料为高K介质，通过使用高K介质可以使得在漂移区30上方形成的电子通道的浓度更大，电阻更小，如此，可以更好的减小LDMOS器件导通电阻。
在一个实施例中，半导体衬底10可以为硅基衬底或者碳化硅衬底。
在一个实施例中，埋氧区20为氧化硅。
在一个实施例中，漂移区30为Si。
在一个实施例中，栅极电极G可以为铜、金、银中的至少一项。
在一个实施例中，漏极电极D可以为铜、金、银中的至少一项。
在一个实施例中，源极电极S可以为铜、金、银中的至少一项。
在一个实施例中，源极区60、漏极区40以及栅极区100可以作为对应电极的垫层材料，例如，氮化镓材料等等，也可以为金属材料层。
本申请实施还提供了一种阶梯状LDMOS器件的制备方法，参考图5所示，本实施例提供的LDMOS器件的制备方法包括：步骤S10至步骤S50。
在步骤S10中，在半导体衬底10上依次形成埋氧区20和漂移区30。
具体的，所述埋氧区20呈凹槽结构，且所述埋氧区20的凹槽侧壁呈阶梯状，漂移区30位于埋氧区20的凹槽内。
在本实施例中，半导体衬底10可以为N型硅基底，在具体应用中，可以通过淀积二氧化硅材料或者对N型硅基底进行氧化的工艺在半导体衬底10上形成埋氧区20，埋氧区20的厚度可以根据器件的应用需求进行设置。
在一个具体应用中，在半导体衬底10上淀积一层二氧化硅材料以形成埋氧区20，在埋氧区20上通过掩膜(Mask)的方式在预设区域淀积半导体材料或者金属材料的方式形成第一厚度的漂移区30(参考图6(a))，然后对第一厚度的漂移区30进行预设尺度的剪切，参考图6(b)；并在剪切后漂移区30两侧淀积半导体材料或者金属材料的方式形成埋氧区20(参考图6(c))；在埋氧区20上通过掩膜的方式在预设区域淀积半导体材料或者金属材料的方式形成第二厚度的漂移区30(参考图6(d))，然后对第二厚度的漂移区30进行预设尺度的剪切(参考图6(e))，并在剪切后漂移区30两侧淀积半导体材料或者金属材料的方式形成埋氧区20(参考图6(f))，如此循环，直至形成图7所示的漂移区30和埋氧区20。
在本实施例中，埋氧区20的凹槽侧壁呈阶梯状，例如，埋氧区20包括多个阶梯结构，每一个阶梯结构均包括水平部和垂直部，其中，每个阶梯结构的水平部与垂直部依次连接，埋氧区20的底部与半导体衬底10接触。在本实施例中，通过设置埋氧区20的凹槽侧壁呈阶梯状，使得当LDMOS器件在工作时，在横纵向电场的作用下，阶梯状的埋氧区20在拐角处(即，每个阶梯结构的水平部与垂直部的连接处)会聚集空穴，进而会提高埋氧区20的电场，根据介质场增强原理和电场调制效应，可以有效的增加LDMOS器件的击穿电压。
在步骤S20中，参考图8所示，在埋氧区20上依次形成P型阱区50、P型基区70、源极区60以及漏极区40。
具体的，P型阱区50与漂移区30的接触，P型阱区50呈“L”形，P型基区70分别与P型阱区50和源极区60接触。源极区60位于P型阱区50的水平部上，源极区60与P型基区70接触，漏极区40位于漂移区30上。
在一个具体应用中，可以采用淀积半导体材料或者金属材料的方式在埋氧区20上的预设区域形成P型阱区50、P型基区70、源极区60以及漏极区40。
在一个具体应用中，P型阱区50、P型基区70设于埋氧区20上，并且P型基区70的宽度和P型阱区50的最大宽度之和(即，P型阱区50的水平部的宽度与垂直部的宽度之和)小于埋氧区20的阶梯结构中靠近源极区60的阶梯结构的宽度相同(即，小于埋氧区20最上端阶梯结构的水平部的宽度)，P型阱区50呈“L”形，源极区60设于P型阱区50的水平部上，源极区60的上表面与P型阱区50的上表面齐平，源极区60的宽度与P型阱区50的宽度相等，此时，源极区60与P型阱区50形成一个长方体，在本实施例中，漂移区30设置于P型阱区50与漏极区40之间，填充之后的漏极区40、漂移区30、P型阱区50、源极区60以及P型基区70处于同一水平高度，钝化层80设于源极区60、P型阱区50以及漂移区30上。
在步骤S30中，参考图9所示，在源极区60、P型阱区50、漏极区40以及漂移区30上形成钝化层80；其中，钝化层80呈“L”形。
在步骤S40中，参考图10所示，在钝化层80的水平部上依次形成栅极区100和栅极扩展区90。
具体的，栅极区100设于钝化层80的垂直部与栅极扩展区90之间。
在本实施例中，钝化层80呈“L”形，栅极区100和栅极扩展区90均设于钝化层80的水平部上，且栅极区100与钝化层80的垂直部接触，栅极扩展区90与栅极区100接触；栅极区100和栅极扩展区90的上表面与钝化层80的垂直部的上表面齐平，栅极区100和栅极扩展区90的宽度与钝化层80的水平部的宽度相等，此时，栅极区100、栅极扩展区90以及钝化层80共同形成一个长方体。
在一个具体应用中，通过设置栅极扩展区90，可以增强钝化层80上方的电场，从而在漂移区30上方形成低电阻的电子通道，进而减小LDMOS器件导通电阻。
在步骤S50中，参考图11所示，在源极区60上形成源极电极S，在漏极区40上形成漏极电极D以及在栅极区100上形成栅极电极G。
在一个具体应用中，采用掩膜确定源极电极S、栅极电极G以及漏极电极D的形状，并在掩膜上淀积金属形成源极电极S、栅极电极G以及漏极电极D。
在本实施例中，采用掩膜定义出源极电极S、栅极电极G与漏极电极D的形状，从而在掩膜上淀积金属材料形成源极电极S、栅极电极G与漏极电极D，然后去除掩膜。
在一个实施例中，参考图12所示，将制作好的LDMOS器件从中间位置进行剪切，以形成两个LDMOS器件。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种阶梯状LDMOS器件，其特征在于，所述阶梯状LDMOS器件包括：
半导体衬底；
埋氧区，设于所述半导体衬底上；其中，所述埋氧区呈阶梯状；
漂移区，设于所述埋氧区的阶梯结构上；
漏极区，设于所述漂移区上；
P型阱区，设于所述埋氧区上，且与所述漂移区接触；其中，所述P型阱区呈“L”形；
源极区，设于所述P型阱区的水平部上；
P型基区，设于所述埋氧区上，且分别与所述P型阱区和所述源极区接触；
钝化层，设于所述源极区、所述P型阱区以及所述漂移区上；其中，所述钝化层呈“L”形；
栅极区，设于所述钝化层的水平部上，且与所述钝化层的垂直部接触；
栅极扩展区，设于所述钝化层的水平部上，且与所述栅极区接触；
源极电极，与所述源极区接触；
漏极电极，与所述漏极区接触；
栅极电极，与所述栅极区接触。
2.如权利要求1所述的阶梯状LDMOS器件，其特征在于，栅极扩展区包括：
第一P型掺杂区，设于所述钝化层的水平部上，且与所述栅极区接触；
第二P型掺杂区，设于所述钝化层的水平部上，且与所述第一P型掺杂区接触；
第一N型掺杂区，设于所述钝化层的水平部上，且与所述第二P型掺杂区接触；
第三P型掺杂区，设于所述钝化层的水平部上，且与所述第一N型掺杂区接触。
3.如权利要求1所述的阶梯状LDMOS器件，其特征在于，所述埋氧区包括多个阶梯结构；其中，所述阶梯结构的阶梯高度差与所述源极区之间的距离呈正比。
4.如权利要求1所述的阶梯状LDMOS器件，其特征在于，所述埋氧区包括多个阶梯结构；其中，每个所述阶梯结构的宽度与所述源极区之间的距离呈反比。
5.如权利要求1所述的阶梯状LDMOS器件，其特征在于，所述漂移区的厚度大于所述埋氧区的厚度。
6.如权利要求1所述的阶梯状LDMOS器件，其特征在于，所述漏极区的宽度小于所述阶梯结构中接触所述半导体衬底的阶梯的宽度。
7.如权利要求1所述的阶梯状LDMOS器件，其特征在于，所述P型基区的厚度为所述源极区与所述P型阱区的水平部的厚度之和。
8.如权利要求2所述的阶梯状LDMOS器件，其特征在于，所述第一P型掺杂区的宽度小于所述第二P型掺杂区的宽度。
9.如权利要求2所述的阶梯状LDMOS器件，其特征在于，所述阶梯状LDMOS器件还包括：
多个隔离区，多个所述隔离区设于所述第二P型掺杂区内。
10.一种阶梯状LDMOS器件的制备方法，其特征在于，包括：
在半导体衬底上形成埋氧区；其中，所述埋氧区呈凹槽结构，且所述埋氧区的凹槽侧壁呈阶梯状；
在所述埋氧区的凹槽内形成漂移区；
在所述埋氧区上形成P型阱区和P型基区，所述P型阱区与所述漂移区接触；其中，所述P型阱区呈“L”形；
在所述P型阱区的水平部上形成源极区；其中，所述源极区与所述P型基区接触；
在所述漂移区上形成漏极区；
在所述源极区、所述P型阱区、所述漏极区以及所述漂移区上形成钝化层；其中，所述钝化层呈“L”形；
在所述钝化层的水平部上依次形成栅极区和栅极扩展区；其中，所述栅极区设于所述钝化层的垂直部与所述栅极扩展区之间；
在所述源极区上形成源极电极，在所述漏极区上形成漏极电极以及在所述栅极区上形成栅极电极。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202211030617.9A CN115332353A (zh) | 2022-08-26 | 2022-08-26 | 一种阶梯状ldmos器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211030617.9A CN115332353A (zh) | 2022-08-26 | 2022-08-26 | 一种阶梯状ldmos器件及其制备方法 |
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Family
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| Country | Link |
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| CN (1) | CN115332353A (zh) |
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2022
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