CN115312583A - 晶体管结构、半导体结构及制作晶体管结构的方法 - Google Patents

晶体管结构、半导体结构及制作晶体管结构的方法 Download PDF

Info

Publication number
CN115312583A
CN115312583A CN202111088085.XA CN202111088085A CN115312583A CN 115312583 A CN115312583 A CN 115312583A CN 202111088085 A CN202111088085 A CN 202111088085A CN 115312583 A CN115312583 A CN 115312583A
Authority
CN
China
Prior art keywords
layer
active layer
carrier
zno
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111088085.XA
Other languages
English (en)
Inventor
蔡武卫
陈海清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115312583A publication Critical patent/CN115312583A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1604—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/221—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种公开的晶体管结构包括栅极电极、有源层、源极电极、漏极电极、将栅极电极与有源层隔开的绝缘层以及载流子改变装置，载流子改变装置通过减小有源层中的载流子浓度变化而减小短沟道效应。载流子改变装置可包括与有源层接触的顶盖层，顶盖层用于增大有源层中的载流子浓度。作为另外一种选择，载流子改变装置可包括：第一注入层，与源极电极及有源层接触，将源极电极与有源层隔开；以及第二注入层，与漏极电极及有源层接触，将漏极电极与有源层隔开。第一及第二注入层可用于减小有源层内的在源极电极及漏极电极附近的载流子浓度。

Description

晶体管结构、半导体结构及制作晶体管结构的方法
技术领域
本发明的实施例是有关于晶体管结构、半导体结构及制作晶体管结构的方法。
背景技术
在半导体及集成电路(integrated circuit，IC)工业中，一直希望减小集成电路的大小，从而增大数字电路的面积及体积密度。为此，单个晶体管、内连线及相关结构已经变得越来越小，且持续需要开发半导体装置及内连线的新材料、工艺及设计，以使得能够进一步发展。
发明内容
根据一些实施例，一种晶体管结构包括栅极电极、有源层、绝缘层、源极电极、漏极电极及载流子改变装置。有源层包含非晶硅、InGaZnO、 InGaO、InWO、InZnO、InSnO、ZnO、GaO、InO及它们的合金中的一种或多种。绝缘层与栅极电极及有源层接触且将栅极电极与有源层隔开。载流子改变装置与有源层接触，其中载流子改变装置被配置成减小有源层中的载流子浓度变化。
根据一些实施例，一种半导体结构包括衬底、内连线结构及薄膜晶体管结构。衬底包括多个互补金属氧化物半导体晶体管。内连线结构具有多个金属内连线层级结构。薄膜晶体管结构形成在金属内连线层级结构中的一者中。薄膜晶体管结构包括栅极电极、有源层、绝缘层、源极电极、漏极电极以及载流子改变装置。有源层包含非晶硅、InGaZnO、InGaO、InWO、 InZnO、InSnO、ZnO、GaO、InO及它们的合金中的一种或多种。绝缘层与栅极电极及有源层接触且将栅极电极与有源层隔开。载流子改变装置与有源层接触，其中载流子改变装置被配置成减小有源层中的载流子浓度变化。
根据一些实施例，一种制作晶体管结构的方法包括：形成栅极电极；形成有源层；形成绝缘层，绝缘层与栅极电极及有源层接触且将栅极电极与有源层隔开；形成源极电极；形成漏极电极；以及形成与有源层接触的载流子改变装置，其中载流子改变装置通过减小有源层中的载流子浓度变化而减小短沟道效应。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据各种实施例，用于构造具有减小的短沟道效应的晶体管结构的中间结构的垂直剖面图。
图2是根据各种实施例，在图1的中间结构上形成顶盖层之后的另一中间结构的垂直剖面图。
图3是根据各种实施例，在图2的中间结构之上形成有源层之后的另一中间结构的垂直剖面图。
图4是根据各种实施例，在图3的中间结构之上形成图案化层间介电层之后的另一中间结构的垂直剖面图。
图5是根据各种实施例，在图4的中间结构的通孔腔中形成源极电极及漏极电极之后的实施例晶体管结构的垂直剖面图。
图6是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构的中间结构的垂直剖面图。
图7是根据各种实施例，在图7的中间结构之上形成有源层之后的另一中间结构的垂直剖面图。
图8是根据各种实施例，在图6的中间结构上形成顶盖层之后的另一中间结构的垂直剖面图。
图9是根据各种实施例，在图8的中间结构之上形成图案化层间介电层之后的另一中间结构的垂直剖面图。
图10是根据各种实施例，在图9的中间结构的通孔腔中形成源极电极及漏极电极之后的实施例晶体管结构的垂直剖面图。
图11是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构的中间结构的垂直剖面图。
图12是根据各种实施例，在图11的中间结构之上形成有源层之后的另一中间结构的垂直剖面图。
图13是根据各种实施例，在图12的中间结构之上形成图案化层间介电层之后的另一中间结构的垂直剖面图。
图14是根据各种实施例，在图13的中间结构的通孔腔中形成第一注入层及第二注入层之后的另一中间结构的垂直剖面图。
图15是根据各种实施例，在图14的中间结构的第一注入层及第二注入层之上分别形成源极电极及漏极电极之后的实施例晶体管结构的垂直剖面图。
图16是根据各种实施例，用于构造具有减小的短沟道效应的晶体管结构的中间结构的垂直剖面图。
图17是根据各种实施例，在图16的中间结构之上形成有源层之后的另一中间结构的垂直剖面图。
图18是根据各种实施例，在图17的中间结构之上形成绝缘层及栅极电极之后的另一中间结构的垂直剖面图。
图19是根据各种实施例，在图18的中间结构之上形成图案化层间介电层之后的另一中间结构的垂直剖面图。
图20是根据各种实施例，在图19的中间结构的通孔腔中形成源极电极及漏极电极之后的实施例晶体管结构的垂直剖面图。
图21是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构的中间结构的垂直剖面图。
图22是根据各种实施例，在图21的中间结构之上形成绝缘层及栅极电极之后的另一中间结构的垂直剖面图。
图23是根据各种实施例，在图22的中间结构之上形成图案化层间介电层之后的另一中间结构的垂直剖面图。
图24是根据各种实施例，在图23的中间结构的通孔腔中形成源极电极及漏极电极之后的实施例晶体管结构的垂直剖面图。
图25是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构的中间结构的垂直剖面图。
图26是根据各种实施例，在图25的中间结构之上形成绝缘层及栅极电极之后的另一中间结构的垂直剖面图。
图27是根据各种实施例，在图26的中间结构之上形成图案化层间介电层之后的另一中间结构的垂直剖面图。
图28是根据各种实施例，在图27的中间结构的通孔腔中形成第一注入层及第二注入层之后的另一中间结构的垂直剖面图。
图29是根据各种实施例，在图28的中间结构的第一注入层及第二注入层之上分别形成源极电极及漏极电极之后的实施例晶体管结构的垂直剖面图。
图30是根据各种实施例，在形成互补金属氧化物半导体 (complementary metal-oxide-semiconductor，CMOS)晶体管，形成在介电材料层中的金属内连线结构以及薄膜晶体管(thin film transistor，TFT)之后的示例性结构的垂直剖面图。
图31是示出根据各种实施例的制造实施例晶体管结构的方法的各阶段的流程图。
图32是示出根据各种实施例的制造晶体管结构的方法的各阶段的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文所用的空间相对性描述语可同样相应地作出解释。除非另有明确说明，假定具有相同参考编号的每一元件具有相同的材料组成且具有处于相同厚度范围内的厚度。
如上所述，在半导体及集成电路(IC)工业中，一直希望减小集成电路的大小，从而增大数字电路的面积及体积密度。作为这一努力的一部分，单个晶体管、内连线及相关结构变得越来越小，且不断需要开发半导体装置及内连线的新材料、工艺及设计，以使得能够进一步发展。然而，随着装置变得更小，某些装置性质可能会改变。举例来说，当沟道长度变得与源极及漏极结的耗尽宽度相当时，场效应晶体管装置可能表现出“短沟道效应(shortchannel effect)”。短沟道效应包括不期望的装置性质，例如阈电压的降低及由于减小的沟道长度的其他影响(例如，穿通(punchthrough) 及漏极引起的障壁降低、表面散射、速度饱和、碰撞电离及热电子)。举例来说，基于InGaZnO的薄膜晶体管(TFT)装置可具有在装置的靠近源极电极及漏极电极的有源层中可能高于沟道区中的载流子浓度的载流子浓度。因此，载流子可能扩散到沟道区中，从而导致短沟道效应，这可能由于减小的沟道长度而引起阈电压的滚降(roll off)及降低。
本文中公开的各种实施例包括通过包括载流子改变装置来减小或消除场效应晶体管装置中的短沟道效应的结构及制作方法。载流子改变装置可减轻有源层中的载流子浓度变化。载流子改变装置可包括顶盖层、注入层或两者。举例来说，在某些实施例中(例如，下面参照图5、图10、图20 及图24的阐述)，可提供与有源层接触的顶盖层。顶盖层可充当载流子供体(donor)层，用于增大有源层中的载流子浓度，从而减小有源层与源极及漏极区之间的载流子浓度差(即梯度)。在另一些实施例中(例如，下面参照图15及图29的阐述)，注入层可用于减小有源层的在源极及漏极区附近的载流子浓度。
在两个实施例中，可包括顶盖层及注入层的载流子改变装置可通过改变有源层中的载流子浓度来减小短沟道效应，从而减小载流子浓度梯度。举例来说，如果某个实施例具有近似1×1016cm-3的沟道载流子浓度，则在源极及漏极区中也为近似1×1016cm-3的载流子浓度将是有利的。举例来说，在某些基于InGaZnO的薄膜晶体管结构中，沟道区可具有近似1×1017cm-3的载流子浓度，且源极及漏极区可具有近似1×1018cm-3或1×1019cm-3的载流子浓度。在这种装置中，可使用顶盖层来增大沟道载流子浓度，以减小沟道区与源极及漏极区之间的差异。作为另外一种选择，可使用注入层来减小有源层的在源极及漏极区附近的载流子浓度，以减小沟道区与源极及漏极区之间的差异。另一些实施例装置可包括顶盖层及注入层二者，顶盖层及注入层二者共同用于减小沟道区与源极及漏极区之间的浓度差/梯度。
图1是根据各种实施例，用于构造具有减小的短沟道效应的晶体管结构的中间结构100的垂直剖面图。举例来说，晶体管结构可为背栅极(back gate)薄膜晶体管(thin-film transistor，TFT)。中间结构100可包括形成在衬底(未示出)之上的栅极电极102及形成在栅极电极102之上的绝缘层 104。栅极电极102可包含栅极金属材料，栅极金属材料包含但不限于Mo、 Ti/Al/Ti、TiN/W、TaN及各种其他金属合金中的一种或多种。在另一些实施例中，栅极电极102可包含但不限于任何合适的金属，例如铜、铝、锆、钛、钨、钽、钌、钯、铂、钴、镍或它们的合金。其他合适的栅极金属材料也处于本公开的预期范围内。栅极电极102可通过使用任何合适的技术 (例如，化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)等)来沉积栅极金属材料，随后通过平坦化工艺(例如，通过化学机械平坦化(chemicalmechanical planarization，CMP))来形成。栅极电极102可进一步通过使用图案化光刻胶(未示出)对栅极金属材料进行刻蚀来图案化。
绝缘层104可包含但不限于二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝或各种其他绝缘结构(例如，包括交替的绝缘层的多层堆叠结构)。其他合适的绝缘及介电材料也处于本公开的预期范围内。绝缘层 104可通过如ALD、CVD、PECVD、PVD等任何合适的技术形成。
图2是根据各种实施例，在图1的中间结构100上形成顶盖层118之后的另一中间结构200的垂直剖面图。可在绝缘层104的顶表面之上形成顶盖层118。顶盖层118可包含但不限于InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种。其他合适的材料也处于本公开的预期范围内。顶盖层118可通过任何合适的技术(例如，ALD、CVD、PECVD、PVD等)沉积在绝缘层104 上。顶盖层可通过使用图案化光刻胶(未示出)对沉积的顶盖层材料进行刻蚀来图案化。
图3是根据各种实施例，在图2的中间结构200之上形成有源层106 之后的另一中间结构300的垂直剖面图。有源层106可为半导体材料，包含但不限于非晶硅、InGaZnO、InGaO、InWO、InZnO、InSnO、ZnO、GaO、 InO、及它们的合金。其他合适的材料也处于本公开的预期范围内。有源层 106可通过任何合适的方法(例如，ALD、CVD、PECVD、PVD等)形成。
图4是根据各种实施例，在图3的中间结构300之上形成图案化层间介电层108之后的另一中间结构400的垂直剖面图。层间介电层108可包含但不限于二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝或各种其他绝缘结构(例如，包括交替的绝缘层的多层堆叠结构)。层间介电层108 可通过如ALD、CVD、PECVD、PVD等任何合适的技术沉积。
可对层间介电层108进行平坦化(例如，使用CMP)及图案化以形成第一通孔腔109a及第二通孔腔109b。在此方面，可在层间介电层108之上沉积光刻胶(未示出)，且可使用光刻技术将光刻胶图案化。然后，图案化的光刻胶可用于刻蚀层间介电层108的未掩蔽区，从而形成第一通孔腔109a 及第二通孔腔109b。可例如通过灰化来移除光刻胶。
图5是根据各种实施例，在图4的中间结构400的第一通孔腔109a及第二通孔腔109b中分别形成源极电极112及漏极电极114之后的实施例晶体管结构500(例如，背栅极TFT结构)的垂直剖面图。源极电极112及漏极电极114可通过将导电材料分别沉积到第一通孔腔109a及第二通孔腔 109b中来形成。沉积到第一通孔腔109a中以形成源极电极112及沉积到第二通孔腔109b中以形成漏极电极114的导电材料可包括金属衬垫材料及金属填充材料。金属衬垫材料可包含导电金属氮化物或导电金属碳化物，例如TiN、TiN/W、Ti/Al/Ti、TaN、WN、TiC、TaC和/或WC。金属填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。也可使用处于本公开预期范围内的其他合适的金属衬垫材料及金属填充材料。
金属衬垫材料及金属填充材料可通过合适的沉积工艺形成，合适的沉积工艺可包括CVD工艺、PVD工艺、ALD工艺、电镀工艺等中的一种或多种。其他合适的沉积工艺也处于本公开的预期范围内。导电材料的多余部分可通过平坦化工艺从包括层间介电层108的顶表面的水平面上方移除。平坦化工艺可包括使用CMP工艺，尽管也可使用其他合适的平坦化工艺。
如图5中所示，有源层106具有靠近源极电极112及漏极电极114的顶表面120a以及远离源极电极112及漏极电极114的底表面120b。源极电极112及漏极电极114可各自设置在有源层106的顶表面120a上。栅极电极102可设置成靠近有源层106的底表面120b并远离有源层106的顶表面 120a，使得晶体管结构500被配置成背栅极结构。此外，如图5中所示，顶盖层118可被配置成与有源层106接触。在此实例中，顶盖层118可与有源层106的底表面120b接触。在其他实施例中，顶盖层118可配置在有源层106的顶表面120a上，如下面参照图8至图10更详细阐述。
顶盖层118(例如，参见图5)可相对于源极电极112及漏极电极114 对称地配置。此外，顶盖层的宽度122a可选择为小于源极电极112与漏极电极114之间的距离122b。顶盖层118可具有第一数值的电负度，且绝缘层104可具有第二数值的电负度。可各自选择用于形成顶盖层118及绝缘层104的材料，使得第一数值的电负度小于第二数值的电负度。如此一来，相对于在没有在顶盖层118的情况下存在在有源层106中的载流子浓度，有顶盖层118可用于增大有源层106内的载流子浓度。换句话说，顶盖层 118可提供附加的载流子以扩散到有源层106中，从而增大在有源层106的在顶盖层118周围的区中的有源层106内的载流子浓度。以此方式，可减小有源层的在沟道区与源极及漏极区之间的载流子浓度梯度。
基于为顶盖层118选择的材料，顶盖层118可具有不同的厚度。举例来说，在其中顶盖层包含氧化物材料的实施例中，顶盖层可具有介于0.1nm 到1nm、0.5nm到2nm、1nm到3nm或2nm到10nm的范围内的厚度。在其中顶盖层118包含金属的实施例中，顶盖层可具有介于1nm到20nm、 10nm到50nm或30nm到100nm、50nm到150nm、100nm到200nm、 150nm到300nm或200nm到500nm的范围内的厚度。可选择顶盖层118 的厚度来优化载流子向有源层106中的扩散。
图6是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构的中间结构600的垂直剖面图。晶体管结构600可包括形成在衬底 (未示出)之上的栅极电极102以及形成在栅极电极102之上的绝缘层104。栅极电极102可包含栅极金属材料，所述栅极金属材料包含但不限于Mo、 Ti/Al/Ti、TiN/W、TaN及各种其他金属合金中的一种或多种。在另一些实施例中，栅极电极102可包含但不限于任何合适的金属，例如铜、铝、锆、钛、钨、钽、钌、钯、铂、钴、镍或它们的合金。其他合适的栅极金属材料也处于本公开的预期范围内。
栅极电极102可通过使用任何合适的技术(例如，CVD、PECVD、ALD、 PVD等)沉积栅极金属材料，随后通过平坦化工艺(例如，通过CMP)来形成。栅极电极102可进一步通过使用图案化光刻胶(未示出)对栅极金属材料进行刻蚀来图案化。绝缘层104可包含但不限于二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝或各种其他绝缘结构(例如，包括交替的绝缘层的多层堆叠结构)。其他合适的绝缘材料也处于本公开的预期范围内。绝缘层104可通过如ALD、CVD、PECVD、PVD等任何合适的技术形成。
图7是根据各种实施例，在图6的中间结构600之上形成有源层106 之后的另一中间结构700的垂直剖面图。有源层106可为半导体材料，包含但不限于非晶硅、InGaZnO、InGaO、InWO、InZnO、InSnO、ZnO、GaO、 InO、及它们的合金。其他合适的半导体材料也处于本公开的预期范围内。有源层106可通过任何合适的方法(例如，ALD、CVD、PECVD、PVD等) 形成。
图8是根据各种实施例，在图6的中间结构上形成顶盖层118之后的另一中间结构800的垂直剖面图。可在有源层106的顶表面之上形成顶盖层118。顶盖层118可包含但不限于InOx、GaOx、ZnO、IZO、CaOx/ZnO、 ZnO/GaOx、Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种。其他合适的材料也处于本公开的预期范围内。顶盖层118可通过任何合适的技术(例如，ALD、CVD、PECVD、PVD等)沉积在有源层106 上。顶盖层118可通过使用图案化光刻胶(未示出)对沉积的顶盖层材料进行刻蚀来图案化。
图9是根据各种实施例，在图8的中间结构800之上形成图案化层间介电层108之后的另一中间结构900的垂直剖面图。层间介电层108可包含但不限于二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝或各种其他绝缘结构(例如，包括交替的绝缘层的多层堆叠结构)。层间介电层108 可通过如ALD、CVD、PECVD、PVD等任何合适的技术沉积。
在沉积之后，可对层间介电层108进行平坦化(例如，使用CMP)，且然后进行图案化以形成第一通孔腔109a及第二通孔腔109b。在此方面，可在层间介电层108之上沉积光刻胶(未示出)，且可使用光刻技术将光刻胶图案化。然后，图案化的光刻胶可用于刻蚀层间介电层108的未掩蔽区，从而形成第一通孔腔109a及第二通孔腔109b。可在形成第一通孔腔109a及第二通孔腔109b之后，可例如通过灰化来移除光刻胶。
图10是根据各种实施例，在图9的中间结构900的第一通孔腔109a 及第二通孔腔109b中分别形成源极电极112及漏极电极114之后的实施例晶体管结构1000(例如，背栅极TFT)的垂直剖面图。源极电极112及漏极电极114可通过将导电材料分别沉积到第一通孔腔109a及第二通孔腔 109b中来形成。沉积到第一通孔腔109a中以形成源极电极112及沉积到第二通孔腔109b中以形成漏极电极114的导电材料可包括金属衬垫材料及金属填充材料。金属衬垫材料可包括导电金属氮化物或导电金属碳化物，例如TiN、TiN/W、Ti/Al/Ti、TaN、WN、TiC、TaC和/或WC。金属填充材料可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。也可使用处于本公开预期范围内的其他合适的金属衬垫材料及金属填充材料。
金属衬垫材料及金属填充材料可通过合适的沉积工艺形成，合适的沉积工艺可包括CVD工艺、PVD工艺、ALD工艺、电镀工艺等中的一种或多种。其他合适的沉积工艺也处于本公开的预期范围内。导电材料的多余部分可通过平坦化工艺从包括层间介电层108的顶表面的水平面上方移除。平坦化工艺可包括使用CMP工艺，尽管也可使用其他合适的平坦化工艺。
如图10中所示，有源层106可具有可靠近源极电极112及漏极电极114 的顶表面120a以及可远离源极电极112及漏极电极114的底表面120b。源极电极112及漏极电极114可各自设置在有源层106的顶表面120a上。栅极电极102可设置成比起有源层106的顶表面120a，更靠近有源层106的底表面120b，使得晶体管结构1000被配置成背栅极结构。此外，如图10 中所示，顶盖层118可被配置成与有源层106接触。在此实例中，顶盖层 118可与有源层106的顶表面120a接触。如以上参照图5的阐述，在其他实施例中，顶盖层118也可设置成与有源层106的底表面120b接触。
顶盖层118(例如，参见图10)可相对于源极电极112及漏极电极114 对称地定位。此外，顶盖层的宽度122a可选择为小于源极电极112与漏极电极114之间的距离122b。顶盖层118可具有第一数值的电负度，且绝缘层104可具有第二数值的电负度。可各自选择用于形成顶盖层118及绝缘层104的材料，使得第一数值的电负度小于第二数值的电负度。如此一来，相对于在没有顶盖层118的情况下存在在有源层106中的载流子浓度，有顶盖层118可用于增大有源层106内的载流子浓度。换句话说，顶盖层118 可提供附加的载流子以扩散到有源层106中，从而增大在有源层106的在顶盖层118周围的区中的有源层106内的载流子浓度。以此方式，可减小有源层的在沟道区与源极及漏极区之间的载流子浓度梯度。
基于为顶盖层118选择的材料，顶盖层118可具有不同的厚度。举例来说，在其中顶盖层包含氧化物材料的实施例中，顶盖层可具有介于0.1nm 到1nm、0.5nm到2nm、1nm到3nm或2nm到10nm的范围内的厚度。在其中顶盖层118包含金属的实施例中，顶盖层可具有介于1nm到20nm、 10nm到50nm或30nm到100nm、50nm到150nm、100nm到200nm、150nm到300nm或200nm到500nm的范围内的厚度。可选择顶盖层118 的厚度来优化载流子向有源层106中的扩散。
图11是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构的中间结构1100的垂直剖面图。结构1100可包括形成在衬底(未示出)之上的栅极电极102及形成在栅极电极102之上的绝缘层104。栅极电极102可包含类似于上面参照图1及图6的阐述的栅极电极102的材料的材料，且可使用类似的工艺制造。结构1100可进一步包括绝缘层104。绝缘层104可包括类似于上面参照图1及图6的阐述的绝缘层104的材料的材料，且可使用类似的工艺制造。
图12是根据各种实施例，在图11的中间结构1100之上形成有源层106 之后的另一中间结构1200的垂直剖面图。有源层106可为半导体材料，包含但不限于非晶硅、InGaZnO、InGaO、InWO、InZnO、InSnO、ZnO、GaO、 InO、及它们的合金。其他合适的材料也处于本公开的预期范围内。有源层 106可通过任何合适的方法(例如，ALD、CVD、PECVD、PVD等)形成。
图13是根据各种实施例，在图12的中间结构1200之上形成图案化层间介电层108之后的另一中间结构1300的垂直剖面图。层间介电层108可包含类似于上面参照图4及图9的阐述的层间介电层108的材料的材料，且可使用类似的工艺制造。在沉积之后，可对层间介电层108进行平坦化 (例如，使用CMP)，且然后进行图案化以形成第一通孔腔109a及第二通孔腔109b。在此方面，可在层间介电层108之上沉积光刻胶(未示出)，且可使用光刻技术将光刻胶图案化。然后，图案化的光刻胶可用于刻蚀层间介电层108的未掩蔽区，从而形成第一通孔腔109a及第二通孔腔109b。可在形成第一通孔腔109a及第二通孔腔109b之后，可例如通过灰化来移除光刻胶。
图14是根据各种实施例，在图13的中间结构1300的第一通孔腔109a 及第二通孔腔109b中分别形成第一注入层110a及第二注入层110b之后的另一中间结构1400的垂直剖面图。第一注入层110a及第二注入层110b可通过共形地形成InOx、InGaZnO、InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru、及它们的合金中的一种或多种的相应层来形成。第一注入层110a及第二注入层110b可通过任何合适的方法(例如，ALD、 CVD、PECVD、PVD等)形成。
依据用于形成第一注入层110a及第二注入层110b的材料，可选择第一注入层110a及第二注入层110b以具有不同的厚度。举例来说，第一注入层 110a及第二注入层110b可各自包含具有介于0.1nm到1nm、0.5nm到2 nm、1nm到3nm或2nm到10nm的范围内的厚度的氧化物材料。作为另外一种选择，第一注入层110a及第二注入层110b可各自包含金属或氮化物材料，且具有介于1nm到20nm、3nm到12nm或5nm到10nm的范围内的厚度。可选择第一注入层110a及第二注入层110b的厚度，以减小有源层106内在源极电极112及漏极电极114周围的区域中的载流子浓度。
图15是根据各种实施例，在图14的中间结构1400的第一注入层110a 及第二注入层110b之上分别形成源极电极112及漏极电极114之后的实施例晶体管结构1500(例如，背栅极TFT)的垂直剖面图。源极电极112及漏极电极114可包含类似于上面参照图5及图10的阐述的源极电极112及漏极电极114的材料的材料，且可使用类似的工艺制造。
在另一些实施例中，第一注入层110a及第二注入层110b各自包含具有第一数值的电负度的材料，且源极电极112及漏极电极114可各自具有第二数值的电负度。可选择形成第一注入层110a及第二注入层110b的材料，使得第一数值的电负度(即，第一注入层110a及第二注入层110b的电负度) 大于第二数值的电负度(即，源极电极112及漏极电极114的电负度)。如此一来，相对于在源极电极112及漏极电极114与有源层106直接接触而没有第一注入层110a及第二注入层110b的情况下有源层106中存在的对应的载流子浓度，第一注入层110a及第二注入层110b用于减小有源层106 内分别在源极电极112附近及漏极电极114附近的载流子浓度。以此方式，可减小有源层的在沟道区与源极及漏极区之间的载流子浓度梯度。
如图15中所示，有源层106可具有靠近源极电极112及漏极电极114 的顶表面120a以及远离源极电极112及漏极电极114的底表面120b。源极电极112及漏极电极114各自设置在有源层106的顶表面120a上，且栅极电极102设置成比起有源层106的顶表面120a，更靠近有源层106的底表面120b，使得晶体管结构500可被配置成背栅极结构。
图16是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构(例如，前栅极TFT)的中间结构1600的垂直剖面图。结构1600 可包括形成在衬底(未示出)之上的缓冲层116及顶盖层118。缓冲层116 可包含但不限于二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝或各种其他绝缘结构(例如，包括交替的绝缘层的多层堆叠结构)。缓冲层 116可通过如ALD、CVD、PECVD、PVD等任何合适的技术沉积。其他合适的缓冲层材料也处于本公开的预期范围内。
可在缓冲层116的顶表面之上形成顶盖层118。顶盖层118可包含但不限于InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、Al、Mo、W、Ti、 Ca、它们的氧化物、及它们的合金中的一种或多种。其他合适的材料也处于本公开的预期范围内。顶盖层118可通过任何合适的技术(例如，ALD、 CVD、PECVD、PVD等)沉积在绝缘层104上。可通过使用图案化光刻胶(未示出)刻蚀沉积的顶盖层材料来将顶盖层118图案化。在形成顶盖层 118之后，可例如通过灰化来移除光刻胶。
图17是根据各种实施例，在图16的中间结构1600之上形成有源层106 之后的另一中间结构1700的垂直剖面图。有源层106可包含类似于上面参照图3、图7及图12的阐述的有源层106的材料的材料，且可使用类似的工艺制造。
图18是根据各种实施例，在图17的中间结构1700之上形成绝缘层104 及栅极电极102之后的另一中间结构1800的垂直剖面图。绝缘层104及栅极电极102可通过以下方式形成：沉积绝缘材料层(未示出)及栅极金属材料层(未示出)，且然后使用图案化光刻胶(未示出)对所得结构进行图案化以形成绝缘层104及栅极电极102。在形成绝缘层104及栅极电极102 之后，可例如通过灰化来移除光刻胶。
绝缘层104可包含但不限于二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝或各种其他绝缘结构(例如，包括交替的绝缘层的多层堆叠结构)。绝缘层104可通过如ALD、CVD、PECVD、PVD等任何合适的技术形成。
栅极电极102可包含栅极金属材料，包含但不限于Mo、Ti/Al/Ti、TiN/W、 TaN及各种其他金属合金中的一种或多种。在另一些实施例中，栅极电极 102可包含但不限于任何合适的金属，例如铜、铝、锆、钛、钨、钽、钌、钯、铂、钴、镍或它们的合金。其他合适的材料也处于本公开的预期范围内。栅极电极102可通过使用任何合适的技术(例如，化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)、原子层沉积(ALD)、物理气相沉积(PVD)等)沉积栅极金属材料，随后通过平坦化工艺(例如，通过化学机械平坦化(CMP))来形成。
图19是根据各种实施例，在图18的中间结构1800之上形成图案化层间介电层108之后的另一中间结构1900的垂直剖面图。层间介电层108可包含类似于上面参照图4、图9及图13的阐述的层间介电层108的材料的材料，且可使用类似的工艺制造。在沉积之后，可对层间介电层108进行平坦化(例如，使用CMP)，且然后进行图案化以形成第一通孔腔109a及第二通孔腔109b。在此方面，可在层间介电层108之上沉积光刻胶(未示出)，且可使用光刻技术将光刻胶图案化。然后，图案化的光刻胶可用于刻蚀层间介电层108的未掩蔽区，从而形成第一通孔腔109a及第二通孔腔 109b。在形成第一通孔腔109a及第二通孔腔109b之后，可例如通过灰化来移除光刻胶。
图20是根据各种实施例，在图19的中间结构1900的第一通孔腔109a 及第二通孔腔109b中分别形成源极电极112及漏极电极114之后的实施例晶体管结构2000(例如，前栅极TFT)的垂直剖面图。源极电极112及漏极电极114可包括类似于上面参照图5、图10及图15的阐述的源极电极 112及漏极电极114的材料的材料，且可使用类似的工艺制造。
如图20中所示，有源层106可具有靠近源极电极112及漏极电极114 的顶表面120a以及远离源极电极112及漏极电极114的底表面120b。源极电极112及漏极电极114各自设置在有源层106的顶表面120a上，且栅极电极102设置成比起有源层106的底表面120b，更靠近有源层106的顶表面120a，使得TFT结构2000被配置成前栅极结构。此外，如图20中所示，顶盖层118可被配置成与有源层106接触。在此实例中，顶盖层118与有源层106的底表面120b接触。在其他实施例中，顶盖层118可设置在有源层106的顶表面120a上，如下面参照图21至图24更详细阐述。
顶盖层118(例如，参见图20)可相对于源极电极112及漏极电极114 对称地定位。此外，顶盖层的宽度122a可选择为小于源极电极112与漏极电极114之间的距离122b。顶盖层118可具有第一数值的电负度，且绝缘层104可具有第二数值的电负度。可各自选择用于形成顶盖层118及绝缘层104的材料，使得第一数值的电负度小于第二数值的电负度。如此一来，相对于在没有顶盖层118的情况下存在在有源层106中的载流子浓度，存在顶盖层118可用于增大有源层106内的载流子浓度。换句话说，顶盖层 118可提供附加的载流子以扩散到有源层106中，从而增大在有源层106的在顶盖层118周围的区中的有源层106内的载流子浓度。以此方式，可减小有源层的在沟道区与源极及漏极区之间的载流子浓度梯度。
基于为顶盖层118选择的材料，顶盖层118可具有不同的厚度。举例来说，在其中顶盖层可包含氧化物材料的实施例中，顶盖层可具有介于0.1 nm到1nm、0.5nm到2nm、1nm到3nm或2nm到10nm的范围内的厚度。在其中顶盖层118可包含金属的实施例中，顶盖层可具有介于1nm到 20nm、10nm到50nm或30nm到100nm、50nm到150nm、100nm到 200nm、150nm到300nm或200nm到500nm的范围内的厚度。可选择顶盖层118的厚度来优化载流子向有源层106中的扩散。
图21是根据各种实施例，用于构造具有减小的短沟道效应的另一实施例晶体管结构(例如，前栅极TFT)的中间结构2100的垂直剖面图。在此方面，中间结构2100包括缓冲层116及形成在缓冲层116之上的有源层106。中间结构2100可进一步包括形成在有源层106之上的顶盖层118。缓冲层 116可包含类似于上面参照图16的阐述的缓冲层116的材料的材料，且可使用类似的工艺制造。有源层106可包含类似于上面参照图3、图7、图12 及图17的阐述的有源层106的材料的材料，且可使用类似的工艺制造。顶盖层118可包括类似于上面参照图2、图8、图16的阐述的顶盖层118的材料的材料，且可使用类似的工艺制造。
图22是根据各种实施例，在图21的中间结构2100之上形成绝缘层104 及栅极电极102之后的另一中间结构2200的垂直剖面图。绝缘层104及栅极电极102可包含类似于上面参照图18的阐述的绝缘层104及栅极电极102 的材料的材料，且可使用类似的工艺制造。
图23是根据各种实施例，在图22的中间结构之上形成图案化层间介电层108之后的另一中间结构2300的垂直剖面图。层间介电层108可包含类似于上面参照图4、图9、图13及图19的阐述的层间介电层108的材料的材料，且可使用类似的工艺制造。在沉积之后，可对层间介电层108进行平坦化(例如，使用CMP)，且然后进行图案化以形成第一通孔腔109a及第二通孔腔109b。在此方面，可在层间介电层108之上沉积光刻胶(未示出)，且可使用光刻技术将光刻胶图案化。然后，图案化的光刻胶可用于刻蚀层间介电层108的未掩蔽区，从而形成第一通孔腔109a及第二通孔腔109b。
图24是根据各种实施例，在图23的中间结构2300的第一通孔腔109a 及第二通孔腔109b中形成源极电极112及漏极电极114之后的实施例前栅极TFT结构2400的垂直剖面图。源极电极112及漏极电极114可包含类似于上面参照图5、图10、图15及图20的阐述的源极电极112及漏极电极 114的材料的材料，且可使用类似的工艺制造。
如图24中所示，有源层106具有靠近源极电极112及漏极电极114的顶表面120a以及远离源极电极112及漏极电极114的底表面120b。源极电极112及漏极电极114各自设置在有源层106的顶表面120a上，且栅极电极102设置成比起有源层106的底表面120b，更靠近有源层106的顶表面 120a，使得TFT结构2400被配置成前栅极结构。此外，如图24中所示，顶盖层118可被配置成与有源层106接触。在此实例中，顶盖层118与有源层106的顶表面120a接触。在其他实施例中，顶盖层118可设置在有源层106的顶表面120a上，如上面参照图16至图20中阐述。
顶盖层118(例如，参见图24)可相对于源极电极112及漏极电极114 对称地定位。此外，顶盖层118的宽度122a可选择为小于源极电极112与漏极电极114之间的距离122b。顶盖层118可具有第一数值的电负度，且绝缘层104可具有第二数值的电负度。可各自选择用于形成顶盖层118及绝缘层104的材料，使得第一数值的电负度小于第二数值的电负度。如此一来，相对于在没有顶盖层118的情况下存在在有源层106中的载流子浓度，有顶盖层118可用于增大有源层106内的载流子浓度。换句话说，顶盖层118可提供附加的载流子以扩散到有源层106中，从而增大在有源层106的在顶盖层118周围的区中的有源层106内的载流子浓度。以此方式，可减小有源层的在沟道区与源极及漏极区之间的载流子浓度梯度。
基于为顶盖层118选择的材料，顶盖层118可具有不同的厚度。举例来说，在其中顶盖层包含氧化物材料的实施例中，顶盖层可具有介于0.1nm 到1nm、0.5nm到2nm、1nm到3nm或2nm到10nm的范围内的厚度。在其中顶盖层118包含金属的实施例中，顶盖层可具有介于1nm到20nm、 10nm到50nm或30nm到100nm、50nm到150nm、100nm到200nm、 150nm到300nm或200nm到500nm的范围内的厚度。可选择顶盖层118 的厚度来优化载流子向有源层106中的扩散。
图25是根据各种实施例，用于构造具有减小的短沟道效应的另一晶体管结构(例如，前栅极TFT)的中间结构2500的垂直剖面图。在此方面，中间结构2500包括缓冲层116及形成在缓冲层116之上的有源层106。缓冲层116可包含类似于上面参照图16及图21的阐述的缓冲层116的材料的材料，且可使用类似的工艺制造。有源层106可包含类似于上面参照图3、图7、图12、图17及图21的阐述的有源层106的材料的材料，且可使用类似的工艺制造。
图26是根据各种实施例，在图25的中间结构2500之上形成绝缘层104 及栅极电极102之后的另一中间结构2600的垂直剖面图。绝缘层104及栅极电极102可包含类似于上面参照图18及图22的阐述的绝缘层104及栅极电极102的材料的材料，且可使用类似的工艺制造。
图27是根据各种实施例，在图26的中间结构2600之上形成图案化层间介电层108之后的另一中间结构2700的垂直剖面图。层间介电层108可包含类似于上面参照图4、图9、图13、图19及图23的阐述的层间介电层 108的材料的材料，且可使用类似的工艺制造。在沉积之后，可对层间介电层108进行平坦化(例如，使用CMP)，且然后进行图案化以形成第一通孔腔109a及第二通孔腔109b。在此方面，可在层间介电层108之上沉积光刻胶(未示出)，且可使用光刻技术将光刻胶图案化。然后，图案化的光刻胶可用于刻蚀层间介电层108的未掩蔽区，从而形成第一通孔腔109a及第二通孔腔109b。
图28是根据各种实施例，在图27的中间结构2700的第一通孔腔109a 及第二通孔腔109b中形成第一注入层110a及第二注入层110b之后的另一中间结构2800的垂直剖面图。第一注入层110a及第二注入层110b可包含类似于上面参照图14的阐述的第一注入层110a及第二注入层110b的材料的材料，且可使用类似的工艺制造。依据用于形成第一注入层110a及第二注入层110b的材料，可选择第一注入层110a及第二注入层110b以具有不同的厚度。举例来说，第一注入层110a及第二注入层110b可各自包括具有介于0.1nm到1nm、0.5nm到2nm、1nm到3nm或2nm到10nm的范围内的厚度的氧化物材料。作为另外一种选择，第一注入层110a及第二注入层110b可各自包含金属或氮化物材料，且具有介于1nm到20nm、3nm 到12nm或5nm到10nm的范围内的厚度。
图29是根据各种实施例，在图28的中间结构2800的第一注入层110a 及第二注入层110b之上分别形成源极电极112及漏极电极114之后的实施例前栅极TFT结构2900的垂直剖面图。源极电极112及漏极电极114可包含类似于上面参照图5、图10、图15、图20及图24的阐述的源极电极112 及漏极电极114的材料的材料，且可使用类似的工艺制造。
在另一些实施例中，第一注入层110a及第二注入层110b各自包括具有第一数值的电负度的材料，且源极电极112及漏极电极114可各自具有第二数值的电负度。可选择形成第一注入层110a及第二注入层110b的材料，使得第一数值的电负度(即，第一注入层110a及第二注入层110b的电负度) 大于第二数值的电负度(即，源极电极112及漏极电极114的电负度)。如此一来，相对于在源极电极112及漏极电极114与有源层106直接接触而没有第一注入层110a及第二注入层110b时存在在有源层106中的对应载流子浓度，第一注入层110a及第二注入层110b用于减小有源层106内分别在源极电极112附近及漏极电极114附近的载流子浓度。以此方式，可减小有源层的在沟道区与源极及漏极区之间的载流子浓度梯度。
如图29中所示，有源层106具有靠近源极电极112及漏极电极114的顶表面120a以及远离源极电极112及漏极电极114的底表面120b。源极电极112及漏极电极114各自设置在有源层106的顶表面120a上，且栅极电极102设置成比起有源层106的底表面120b，更靠近有源层106的顶表面 120a，使得TFT结构2900被配置成前栅极结构。
图30是根据本公开实施例，在形成互补金属氧化物半导体(CMOS) 晶体管、形成在介电材料层中的金属内连线结构及薄膜晶体管(TFT)之后的示例性结构3000的垂直剖面图。示例性结构包括衬底9，衬底9可为半导体衬底(例如，可商购获得的硅衬底)。可在衬底9的上部部分中形成包含介电材料(例如，氧化硅)的浅沟槽隔离结构720。可在由浅沟槽隔离结构720的一部分在侧向上包围的每一区域内形成合适的掺杂半导体阱(例如，p型阱及n型阱)。可在衬底9的顶表面之上形成场效应晶体管。举例来说，每一场效应晶体管可包括源极区732、漏极区738、包括衬底9在源极区732与漏极区738之间延伸的表面部分的半导体沟道735以及栅极结构750。半导体沟道735可包含单晶半导体材料。每一栅极结构750可包含栅极介电质752、栅极电极754、栅极顶盖介电质758及介电栅极间隔件756。可在每一源极区732上形成源极侧金属半导体合金区742，且可在每一漏极区738上形成漏极侧金属半导体合金区748。
示例性结构可包括存储器阵列区140及***区240，在存储器阵列区 140中可随后形成存储器元件阵列，在***区240中可形成支持存储器元件阵列的操作的逻辑装置。在一个实施例中，存储器阵列区140中的装置(例如，场效应晶体管)可包括底部电极存取晶体管，所述底部电极存取晶体管提供对随后形成的存储单元的底部电极的存取。在此处理步骤中，可在***区240中形成顶部电极存取晶体管，所述顶部电极存取晶体管提供对随后形成的存储单元的顶部电极的存取。一般来说，可在衬底9之上形成存取晶体管，使得每一存取晶体管的源极区732或漏极区738通过相应的一组金属内连线结构电连接到相应存储单元的底部电极或顶部电极。
***区240中的装置(例如，场效应晶体管)可提供操作随后形成的存储单元阵列所需的功能。具体来说，***区中的装置可被配置成控制存储单元阵列的编程操作、擦除操作及感测(读取)操作。举例来说，***区中的装置可包括感测电路***和/或顶部电极偏置电路***。形成在衬底 9的顶表面上的装置可包括互补金属氧化物半导体(CMOS)晶体管及可选的附加的半导体装置(例如，电阻器、二极管、电容器等)，且统称为CMOS 电路***710。这些装置通常可在前端工艺(front-end-of-line，FEOL)中形成。
形成在介电材料层内的各种金属内连线结构可随后形成在衬底9及其上的半导体装置(例如，场效应晶体管)之上。介电材料层可包括例如接触层级(contact-level)介电材料层601、第一金属线层级介电材料层610、第二线及通孔层级介电材料层620及第三线及通孔层级介电材料层630。金属内连线结构可包括：装置接触通孔结构612，形成在接触层级介电材料层 601中并接触CMOS电路***710的相应组件；第一金属线结构618，形成在第一金属线层级介电材料层610中；第一金属通孔结构622，形成在第二线及通孔层级介电材料层620的下部部分中；第二金属线结构628，形成在第二线及通孔层级介电材料层620的上部部分中；第二金属通孔结构632，形成在第三线及通孔层级介电材料层630的下部部分中；以及第三金属线结构638，形成在第三线及通孔层级介电材料层630的上部部分中。在一个实施例中，第二金属线结构628可包括源极线，所述源极线连接用于存储元件阵列的源极侧电源。可通过设置在存储器阵列区140中的存取晶体管将由源极线提供的电压施加到底部电极。
介电材料层(601、610、620、630)中的每一者可包含介电材料，例如未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、它们的多孔变体或它们的组合。其他介电材料也处于本公开的预期范围内。金属内连线结构(612、618、622、628、632、638)中的每一者可包含至少一种导电材料，所述至少一种导电材料可为金属衬垫层(例如，金属氮化物或金属碳化物)与金属填充材料的组合。每一金属衬垫层可包含TiN、TaN、WN、TiC、TaC及WC，且每一金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。也可使用处于本公开预期范围内的其他合适的金属材料。在一个实施例中，第一金属通孔结构622及第二金属线结构628可通过双镶嵌工艺形成为整合的线及通孔结构，和/或第二金属通孔结构632及第三金属线结构638可形成为整合的线及通孔结构。虽然本公开是使用其中存储单元阵列形成在第三线及通孔层级介电材料层630之上的实施例来阐述的，但是本文明确设想其中存储单元阵列可形成在不同的金属内连线层级处的实施例。
在一个实施例中，可在金属内连线层级中的一者中形成晶体管(例如，薄膜晶体管(TFT)810)。举例来说，TFT 810可形成在第二线及通孔层级介电材料层620内或第三线及通孔层级介电材料层630内。在例示性实例中，TFT 810可形成在第三线及通孔层级介电材料层630内。在此实施例中，第三线及通孔层级介电材料层630可包括在形成TFT之前可在第二线及通孔层级介电材料层之上形成的下部介电材料层630A以及可在TFT之上形成的上部介电材料层630B。每一TFT可包括：相应的TFT栅极电极854；相应的TFT栅极介电质，可为上覆在TFT栅极电极854上的连续的TFT 栅极介电层852的一部分；相应的TFT沟道835，上覆在相应的TFT栅极电极854上；相应的TFT源极区832，接触相应的TFT沟道835的第一端的顶表面；以及相应的TFT漏极区838，接触相应的TFT沟道835的第二端的顶表面。第二金属通孔结构632的子集可接触TFT栅极电极854、TFT 源极区832及TFT漏极区838中的相应一者。TFT 810可用作存取晶体管，所述存取晶体管控制对随后在上面形成的存储单元的底部电极或顶部电极的存取。虽然本公开使用用于TFT栅极电极854、TFT源极区832及TFT 漏极区838的特定配置进行阐述，但是也可使用用于TFT栅极电极854、 TFT源极区832及TFT漏极区838的替代性配置。举例来说，TFT栅极电极854、TFT源极区832及TFT漏极区838中的每一者可相对于相邻元件凸起、凹陷或在侧向上偏移开。在另一些实施例中，TFT晶体管可包括上面参照图5、图10、图15、图20、图24及图29的阐述的各种实施例晶体管结构。
可在金属内连线结构及介电材料层之上依序形成介电顶盖层160及连接通孔层级介电层150。举例来说，介电顶盖层160可形成在第三金属线结构638的顶表面上以及第三线及通孔层级介电材料层630的顶表面上。介电顶盖层160包含介电顶盖材料，所述介电顶盖材料可保护下伏的金属内连线结构(例如，第三金属线结构638)。在一个实施例中，介电顶盖层160 可包含可提供高抗刻蚀性的材料(即，介电材料)，且还可在对连接通孔层级介电层150进行刻蚀的后续各向异性刻蚀工艺期间用作刻蚀停止材料。举例来说，介电顶盖层160可包含碳化硅或氮化硅，且可具有介于5nm到 30nm的范围内的厚度，尽管也可使用更小及更大的厚度。
连接通孔层级介电层150可包含可用于介电材料层(601、610、620、 630)的任何材料。举例来说，连接通孔层级介电层150可包含未经掺杂的硅酸盐玻璃或通过四乙氧基硅烷(tetraethylorthosilicate，TEOS)的分解所沉积的经掺杂的硅酸盐玻璃。连接通孔层级介电层150的厚度可介于50nm 到200nm的范围内，尽管也可使用更小及更大的厚度。介电顶盖层160及连接通孔层级介电层150可形成为具有延伸穿过存储器阵列区140及***区240的相应平面顶表面及相应平面底表面的平面毯覆(未经图案化的) 层。
图31是示出根据各种实施例的制造实施例晶体管结构(例如，背栅极 TFT)的方法3100的操作的流程图。在操作3102中，方法3100可包括在衬底上形成栅极电极102(例如，参见图1、图6及图11)。在操作3104中，方法3100可包括在栅极电极102之上形成绝缘层104(例如，参见图1、图6及图11)。在操作3106中，方法3100可包括(1)可选地在绝缘层104 之上以顶盖层118形式形成载流子改变装置，如上面参照图2的阐述。在操作3108中，方法3100可包括在绝缘层104之上(例如，参见图3、图7 及图12)以及在可选的顶盖层118(如果存在)之上(例如，参见图3)形成有源层106。在操作3110中，方法3100可包括(2)可选地在有源层106之上以顶盖层118形式形成载流子改变装置，如上面参照图8的阐述。
在操作3112中，方法3100可包括在有源层106之上(例如，参见图4、图9及图13)以及在可选的顶盖层118(如果存在)之上(例如，参见图9) 形成层间介电层108。在操作3114中，方法3100可包括对层间介电层108 进行刻蚀以形成第一通孔腔109a及第二通孔腔109b(例如，参见图4、图 9及图13)。在操作3116中，方法3100可包括(3)可选地在第一通孔腔109a及第二通孔腔109b中分别以第一注入层110a及第二注入层110b(例如，参见图14)形式形成载流子改变装置。在操作3118中，方法3100可包括在第一通孔腔109a及第二通孔腔109b内(例如，参见图5及图10) 以及在可选的第一注入层110a及第二注入层110b(如果存在)(例如，参见图15)之上分别形成源极电极112及漏极电极114。在上述方法3100中，选项(1)对应于图5的实施例晶体管结构500，选项(2)对应于图10的实施例晶体管结构1000，且选项(3)对应于图15的实施例晶体管结构1500。另一些实施例可包括选项(1)、(2)及(3)中的两者或多者。举例来说，某些实施例(未示出)可包括第一注入层110a、第二注入层110b及顶盖层118。
当执行方法3100的操作(1)或(2)时，形成顶盖层118可进一步包括：共形地沉积InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、Al、Mo、 W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种的层；以及对沉积的层进行图案化以形成顶盖层118，如以上参照图2及图8的阐述。形成顶盖层118可进一步包括：共形地沉积及图案化氧化物材料，所述氧化物材料具有介于0.1nm到1nm、0.5nm到2nm、1nm到3nm或2nm到10 nm的范围内的厚度；或者共形地沉积及图案化具有介于1nm到20nm、10 nm到50nm或30nm到100nm、50nm到150nm、100nm到200nm、150 nm到300nm或200nm到500nm的范围内的厚度的金属。
当执行方法3100的可选操作(3)时，分别在第一通孔腔109a及第二通孔腔109b中形成第一注入层110a及第二注入层110b可进一步包括在第一通孔腔109a及第二通孔腔109b中的每一者中共形地沉积InOx、InGaZnO、 InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru、及它们的合金中的一种或多种的层，从而形成第一注入层110a及第二注入层 110b，如上面参照图14的阐述。在第一通孔腔109a及第二通孔腔109b中分别形成第一注入层110a及第二注入层110b可进一步包括在第一通孔腔及第二通孔腔中的每一者中共形地沉积氧化物材料，所述氧化物材料具有介于0.1nm到1nm、0.5nm到2nm、1nm到3nm或2nm到10nm的范围内的厚度；或者在第一通孔腔及第二通孔腔中的每一者中共形地沉积金属或氮化物材料，所述金属或氮化物材料具有介于1nm到20nm、3nm到12 nm或5nm到10nm的范围内的厚度。
图32是示出根据各种实施例的制造实施例晶体管结构(例如，前栅极 TFT结构)的方法3200的各阶段的流程图。在操作3202中，方法3200可包括在衬底之上形成缓冲层116，如上面参照图16、图21及图25的阐述。在操作3204中，方法3200可包括(1)可选地在缓冲层116之上以顶盖层 118形式形成载流子改变装置(例如，参见图16)。在操作3206中，方法3200可包括在缓冲层116之上(例如，参见图17、图21及图25)以及在可选的顶盖层118(如果存在)之上(例如，参见图17)形成有源层106。在操作3208中，方法3200可包括(2)可选地在有源层106之上以顶盖层 118形式形成载流子改变装置(例如，参见图21)。在操作3210中，方法 3200可包括在有源层106之上(例如，参见图18、图22及图26)以及在可选的顶盖层118(如果存在)之上(例如，参见图22)形成绝缘层104。
在操作3212中，方法3200可包括在绝缘层104之上形成栅极电极102 (例如，参见图18、图22及图26)。在操作3214中，方法3200可包括在有源层106的邻近栅极电极102及绝缘层104的部分之上形成层间介电层108(例如，参见图19、图23及图27)。在操作3216中，方法3200可包括对层间介电层108进行刻蚀以形成第一通孔腔109a及第二通孔腔109b (例如，参见图19、图23及图27)。在操作3218中，方法3200可包括(3) 可选地在第一通孔腔109a及第二通孔腔109b中分别以第一注入层110a及第二注入层110b形式形成载流子改变装置(例如，参见图28)。在操作3220 中，方法3200可包括在第一通孔腔109a及第二通孔腔109b内(例如，参见图20、图24及图29)以及在可选的第一注入层110a及第二注入层110b (如果存在)之上(例如，参见图29)分别形成源极电极112及漏极电极 114。
在上述方法3200中，选项(1)对应于图20的实施例结构2000，选项 (2)对应于图24的实施例结构2400，且选项(3)对应于图29的实施例结构2900。另一些实施例可包括选项(1)、(2)及(3)中的两者或多者。举例来说，某些实施例(未示出)可包括第一注入层110a、第二注入层110b 及顶盖层118。
当执行方法3200的操作(1)或(2)时，形成顶盖层118可进一步包括：共形地沉积InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、Al、Mo、 W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种的层；以及对沉积的层进行图案化以形成顶盖层118，如上面参照图16及图21的阐述。在有源层106之上形成顶盖层118可进一步包括共形地沉积及图案化氧化物材料，所述氧化物材料具有介于0.1nm到1nm、0.5nm到2nm、1nm到3 nm或2nm到10nm的范围内的厚度；或者共形地沉积及图案化具有介于1 nm到20nm、10nm到50nm或30nm到100nm、50nm到150nm、100nm 到200nm、150nm到300nm或200nm到500nm的范围内的厚度的金属。
当执行方法3100的可选操作(3)时，在第一通孔腔109a及第二通孔腔109b中分别形成第一注入层110a及第二注入层110b可进一步包括在第一通孔腔109a及第二通孔腔109b中的每一者中共形地沉积InOx、InGaZnO、 InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru及它们的合金中的一种或多种的层，从而形成第一注入层110a及第二注入层110b，如上面参照图28的阐述。在第一通孔腔109a及第二通孔腔109b中分别形成第一注入层110a及第二注入层110b可进一步包括在第一通孔腔及第二通孔腔中的每一者中共形地沉积氧化物材料，所述氧化物材料具有介于0.1nm到1nm、0.5nm到2nm、1nm到3nm或2nm到10nm的范围内的厚度；或者在第一通孔腔及第二通孔腔中的每一者中共形地沉积金属或氮化物材料，所述金属或氮化物材料具有介于1nm到20nm、3nm到12 nm或5nm到10nm的范围内的厚度。
各种实施例可包括晶体管(例如，参见图5、图10、图15、图20、图24及图29)结构，所述晶体管结构可包括栅极电极102及有源层106，有源层106可包含非晶硅、InGaZnO、InGaO、InWO、InZnO、InSnO、ZnO、 GaO、InO、及它们的合金中的一种或多种，如上面参照图3、图7、图12、图17及图21的阐述。晶体管结构可进一步包括与栅极电极102及有源层 106接触且将栅极电极102与有源层106隔开的绝缘层104。晶体管结构可进一步包括源极电极112、漏极电极114以及与有源层接触的载流子改变装置，其中载流子改变装置被配置成减小有源层中的载流子浓度变化。
在实施例中，载流子改变装置可包括与源极电极112及有源层106接触且将源极电极112与有源层106隔开的第一注入层110a。载流子改变装置可进一步包括第二注入层110b(例如，参见图15及图29)，第二注入层 110b与漏极电极114及有源层106接触并将漏极电极114与有源层106隔开。此外，相对于在没有第一注入层110a及第二注入层110b使得源极电极 112及漏极电极114与有源层106直接接触的情况下存在在有源层106中的对应载流子浓度，第一注入层110a及第二注入层110b可用于减小有源层 106内分别在源极电极112附近及漏极电极114附近的载流子浓度。第一注入层110a及第二注入层110b可各自包含InOx、InGaZnO、InZnO、CaOx、 ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru、及它们的合金中的一种或多种(例如，参见图14及图28以及相关说明)，且可具有介于近似0.1nm到20nm的范围内的厚度。
在另一实施例中，第一注入层110a及第二注入层110b可各自包括具有介于0.1nm到10nm的范围内的厚度的氧化物材料。在另一实施例中，第一注入层110a及第二注入层110b可各自包含金属或氮化物材料，且具有介于1nm到20nm的范围内的厚度(例如，参见图14及图28以及相关说明)。在另一实施例中，第一注入层110a及第二注入层110b可各自包括具有第一数值的电负度的材料且源极电极112及漏极电极114可各自具有第二数值的电负度。可选择用于第一注入层110a、第二注入层110b、源极电极112 及漏极电极114的材料，使得第一数值的电负度大于第二数值的电负度。
在一个实施例中，有源层可具有顶表面120a及底表面120b(例如，参见图5、图10、图15、图20、图24及图29)，且源极电极112及漏极电极 114可各自设置在有源层106的顶表面120a上，且栅极电极102可设置成比起有源层106的顶表面120a，更靠近有源层106的底表面120b，使得薄膜晶体管结构被配置成背栅极结构(例如，参见图5、图10及图15)。在另一些实施例中，源极电极112及漏极电极114各自设置在有源层106的顶表面120a上，且栅极电极102设置成比起有源层106的底表面120b，更靠近有源层106的顶表面120a，使得晶体管结构2000被配置成前栅极结构 (例如，参见图20、图24及图29)。
在又一实施例中，载流子改变装置可包括与有源层106接触的顶盖层 118。顶盖层118可包含InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、 Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种，如上面参照图2、图8、图16及图21的阐述)，且可具有介于0.1nm到500nm 的范围内的厚度。顶盖层118可包括介于0.1nm到10nm的范围内的厚度的氧化物材料。在一个实施例中，顶盖层118可包括介于1nm到500nm 的范围内的厚度的金属。在一个实施例中，顶盖层118可具有第一数值的电负度，且绝缘层104具有第二数值的电负度，且第一数值的电负度可小于第二数值的电负度，使得顶盖层118充当载流子供体层，如上所述。
顶盖层118可设置在有源层106的顶表面120a上(例如，参见图10 及图24)，且可相对于源极电极112及漏极电极114对称地定位。在其他实施例中，顶盖层118可设置在有源层106的底表面120b上(例如，参见图 5及图20)，且可相对于源极电极及漏极电极对称地定位。
另一些实施例可包括半导体结构3000，例如如图30中所示。在此方面，半导体结构可包括衬底9，衬底9包括多个CMOS晶体管710。半导体结构 3000还可包括内连线结构，所述内连线结构具有多个金属内连线层级结构 (612、618、622、628、632、638)以及形成在金属内连线层级结构中的一者中的薄膜晶体管结构(500、810、1000、1500、2000、2400)。
薄膜晶体管(例如，参见图5、图10、图15、图20、图24及图29) 可包括：栅极电极102；有源层106，包括非晶硅、InGaZnO、InGaO、InWO、 InZnO、InSnO、ZnO、GaO、InO、及它们的合金中的一种或多种；以及绝缘层104，与栅极电极102及有源层106接触并将栅极电极102与有源层 106隔开。薄膜晶体管还可包括源极电极112、漏极电极114、与源极电极 112及有源层106接触并将源极电极112与有源层106隔开的第一注入层 110a、以及与漏极电极114及有源层106接触并将漏极电极114与有源层 106隔开的第二注入层110b。
薄膜晶体管可进一步包括与有源层106接触的载流子改变装置(110a、 110b、118)，其中载流子改变装置被配置成减小有源层106中的载流子浓度变化。载流子改变装置可包括顶盖层118和/或第一注入层110a及第二注入层110b。顶盖层118和/或注入层(110a，110b)的存在可通过减小有源层中的载流子浓度变化来减小短沟道效应。如此一来，顶盖层118和/或注入层(110a，110b)可充当载流子改变装置。
因此，在实施例中，载流子改变装置可包括：第一注入层110a，与源极电极112及有源层106接触并将源极电极112与有源层106隔开；第二注入层110b，与漏极电极114及有源层106接触并将漏极电极114与有源层106隔开，其中第一注入层110a及第二注入层110b各自可包含InOx、InGaZnO、InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、 Pt、Ru、及它们的合金中的一种或多种，且其中第一注入层110a及第二注入层110b可具有介于近似0.1nm到20nm的范围内的厚度。
在一个实施例中，有源层可具有顶表面120a及底表面120b(例如，参见图5、图10、图15、图20、图24及图29)，且源极电极112及漏极电极 114可各自设置在有源层106的顶表面120a上，且栅极电极102可设置成比起有源层106的顶表面120a，更靠近有源层106的底表面120b，使得薄膜晶体管结构被配置成背栅极结构(例如，参见图5、图10及图15)。在另一些实施例中，源极电极112及漏极电极114各自设置在有源层106的顶表面120a上，且栅极电极102设置成比起有源层106的底表面120b，更靠近有源层106的顶表面120a，使得晶体管结构2000被配置成前栅极结构 (例如，参见图20、图24及图29)。
在实施例中，载流子改变装置可包括：与有源层106接触的顶盖层118，其中顶盖层118可包含InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、 Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种，且其中顶盖层118可具有介于0.1nm到500nm的范围内的厚度。
在实施例中，有源层可包括顶表面120a及底表面120b，且其中顶盖层 118可设置在有源层106的顶表面120a上且可相对于源极电极112及漏极电极114对称地定位。在其他实施例中，有源层106可包括顶表面120a及底表面120b，且其中顶盖层118可设置在有源层106的底表面120b上，且可相对于源极电极112及漏极电极114对称地定位。
上述实施例提供优于现有半导体结构的优点，可通过存在顶盖层和/或注入层来减小或消除短沟道效应。转而，装置可进一步减小尺寸，同时保持较大装置的性能指标。此外，所公开的顶盖层和/或注入层可结合到二维及三维电路元件中，以进一步增大集成电路的面积及体积密度。所公开的实施例可结合到薄膜晶体管结构中，用于三维集成电路中使用的后端工艺 (back-end-of-the-line)结构。
根据一些实施例，一种晶体管结构包括栅极电极、有源层、绝缘层、源极电极、漏极电极及载流子改变装置。有源层包含非晶硅、InGaZnO、 InGaO、InWO、InZnO、InSnO、ZnO、GaO、InO及它们的合金中的一种或多种。绝缘层与栅极电极及有源层接触且将栅极电极与有源层隔开。载流子改变装置与有源层接触，其中载流子改变装置被配置成减小有源层中的载流子浓度变化。在一些实施例中，所述载流子改变装置包括：第一注入层，与所述源极电极及所述有源层接触且将所述源极电极与所述有源层隔开；第二注入层，与所述漏极电极及所述有源层接触且将所述漏极电极与所述有源层隔开，其中所述第一注入层及所述第二注入层各自包含InOx、InGaZnO、InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、 Pt、Ru及它们的合金中的一种或多种，且其中所述第一注入层及所述第二注入层具有近似介于0.1nm到20nm的范围内的厚度。在一些实施例中，所述有源层包括顶表面及底表面，且其中所述源极电极及所述漏极电极各自设置在所述有源层的所述顶表面上且所述栅极电极设置在所述有源层的所述底表面上。在一些实施例中，所述有源层包括顶表面及底表面，且其中所述栅极电极、所述源极电极及所述漏极电极各自设置在所述有源层的所述顶表面上。在一些实施例中，所述载流子改变装置包括：顶盖层，与所述有源层接触，其中所述顶盖层包含InOx、GaOx、ZnO、IZO、CaOx/ZnO、 ZnO/GaOx、Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种，且其中所述顶盖层具有介于0.1nm到500nm的范围内的厚度。在一些实施例中，所述有源层包括顶表面及底表面，且其中所述顶盖层设置在所述有源层的所述顶表面上且相对于所述源极电极及所述漏极电极对称地定位。在一些实施例中，所述有源层包括顶表面及底表面，且其中所述顶盖层设置在所述有源层的所述底表面上且相对于所述源极电极及所述漏极电极对称地定位。
根据一些实施例，一种半导体结构包括衬底、内连线结构及薄膜晶体管结构。衬底包括多个互补金属氧化物半导体晶体管。内连线结构具有多个金属内连线层级结构。薄膜晶体管结构形成在金属内连线层级结构中的一者中。薄膜晶体管结构包括栅极电极、有源层、绝缘层、源极电极、漏极电极以及载流子改变装置。有源层包含非晶硅、InGaZnO、InGaO、InWO、 InZnO、InSnO、ZnO、GaO、InO及它们的合金中的一种或多种。绝缘层与栅极电极及有源层接触且将栅极电极与有源层隔开。载流子改变装置与有源层接触，其中载流子改变装置被配置成减小有源层中的载流子浓度变化。在一些实施例中，所述载流子改变装置包括：第一注入层，与所述源极电极及所述有源层接触且将所述源极电极与所述有源层隔开；第二注入层，与所述漏极电极及所述有源层接触且将所述漏极电极与所述有源层隔开，其中所述第一注入层及所述第二注入层各自包含InOx、InGaZnO、InZnO、 CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru及它们的合金中的一种或多种，且其中所述第一注入层及所述第二注入层具有近似介于0.1nm到20nm的范围内的厚度。在一些实施例中，所述有源层包括顶表面及底表面，且其中所述源极电极及所述漏极电极各自设置在所述有源层的所述顶表面上且所述栅极电极设置在所述有源层的所述底表面上。在一些实施例中，所述有源层包括顶表面及底表面，且其中所述栅极电极、所述源极电极及所述漏极电极各自设置在所述有源层的所述顶表面上。在一些实施例中，所述载流子改变装置包括：顶盖层，与所述有源层接触，其中所述顶盖层包含InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、Al、 Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种，且其中所述顶盖层具有介于0.1nm到500nm的范围内的厚度。在一些实施例中，所述有源层包括顶表面及底表面，并且其中所述顶盖层设置在所述有源层的所述顶表面上且相对于所述源极电极及所述漏极电极对称地定位。在一些实施例中，所述有源层包括顶表面及底表面，且其中所述顶盖层设置在所述有源层的所述底表面上且相对于所述源极电极及所述漏极电极对称地定位。
根据一些实施例，一种制作晶体管结构的方法包括：形成栅极电极；形成有源层；形成绝缘层，绝缘层与栅极电极及有源层接触且将栅极电极与有源层隔开；形成源极电极；形成漏极电极；以及形成与有源层接触的载流子改变装置，其中载流子改变装置通过减小有源层中的载流子浓度变化而减小短沟道效应。在一些实施例中，所述载流子改变装置包括第一注入层及第二注入层，且形成所述载流子改变装置包括：形成各自与所述有源层接触的所述第一注入层及所述第二注入层，其中所述第一注入层及所述第二注入层各自包含具有第一数值的电负度的材料且所述源极电极及所述漏极电极各自具有第二数值的电负度，且其中所述第一数值的电负度大于所述第二数值的电负度。在一些实施例中，所述载流子改变装置包括第一注入层及第二注入层，且形成所述载流子改变装置包括：形成各自与所述有源层接触的所述第一注入层及所述第二注入层，其中所述第一注入层及所述第二注入层各自包含InOx、InGaZnO、InZnO、CaOx、ZnO、CaOx/ZnO、 ZnO/GaOx、TiN、TaN、Au、Pt、Ru及它们的合金中的一种或多种，且其中所述第一注入层及所述第二注入层具有近似介于0.1nm到20nm的范围内的厚度。在一些实施例中，所述载流子改变装置包括顶盖层，且形成所述载流子改变装置包括：形成与所述有源层接触的所述顶盖层，其中所述顶盖层具有第一数值的电负度且所述有源层具有第二数值的电负度，且其中所述第一数值的电负度小于所述第二数值的电负度。在一些实施例中，所述载流子改变装置包括顶盖层，且形成所述载流子改变装置包括：形成与所述有源层接触的所述顶盖层，其中所述顶盖层包含InOx、GaOx、ZnO、 IZO、CaOx/ZnO、ZnO/GaOx、Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种，且其中所述顶盖层具有介于0.1nm到500nm的范围内的厚度。在一些实施例中，所述载流子改变装置包括顶盖层，且形成所述载流子改变装置包括：形成与所述有源层接触的所述顶盖层，其中所述顶盖层的宽度小于所述源极电极与所述漏极电极之间的距离。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。
[符号的说明]
9：衬底
100、200、300、400、700、800、900、1200、1300、1400、1600、1700、 1800、1900、2100、2200、2300、2500、2600、2700、2800：中间结构
102、754：栅极电极
104：绝缘层
106：有源层
108：图案化层间介电层/层间介电层
109a：第一通孔腔
109b：第二通孔腔
110a：第一注入层/注入层
110b：第二注入层/注入层
112：源极电极
114：漏极电极
116：缓冲层
118：顶盖层
120a：顶表面
120b：底表面
122a：宽度
122b：距离
140：存储器阵列区
150：连接通孔层级介电层
160：介电顶盖层
240：***区
500：TFT结构/晶体管结构
600：中间结构/晶体管结构
601：接触层级介电材料层/介电材料层
610：第一金属线层级介电材料层/介电材料层
612：装置接触通孔结构/金属内连线结构
618：第一金属线结构/金属内连线结构
620：第二线及通孔层级介电材料层/介电材料层
622：第一金属通孔结构/金属内连线结构
628：第二金属线结构/金属内连线结构
630：第三线及通孔层级介电材料层/介电材料层
630A：下部介电材料层
630B：上部介电材料层
632：第二金属通孔结构/金属内连线结构
638：第三金属线结构/金属内连线结构
710：CMOS电路***/CMOS晶体管
720：浅沟槽隔离结构
732：源极区
735：半导体沟道
738：漏极区
742：源极侧金属半导体合金区
748：漏极侧金属半导体合金区
750：栅极结构
752：栅极介电质
756：介电栅极间隔件
758：栅极顶盖介电质
810：薄膜晶体管(TFT)/TFT结构
832：TFT源极区
835：TFT沟道
838：TFT漏极区
852：TFT栅极介电层
854：TFT栅极电极
1000、1500：晶体管结构/薄膜晶体管结构
1100：中间结构/结构
2000：薄膜晶体管结构/晶体管结构/结构
2400：薄膜晶体管结构/结构/前栅极TFT结构
2900：薄膜晶体管结构/结构/前栅极TFT结构
3000：结构/半导体结构
3100、3200：方法
3102、3104、3106、3108、3110、3112、3114、3116、3118、3202、3204、 3206、3208、3210、3212、3214、3216、3218、3220：操作。

Claims (10)

1.一种晶体管结构，包括：
栅极电极；
有源层，包含非晶硅、InGaZnO、InGaO、InWO、InZnO、InSnO、ZnO、GaO、InO及它们的合金中的一种或多种；
绝缘层，与所述栅极电极及所述有源层接触且将所述栅极电极与所述有源层隔开；
源极电极；
漏极电极；及
载流子改变装置，与所述有源层接触，其中所述载流子改变装置被配置成减小所述有源层中的载流子浓度变化。
2.根据权利要求1所述的晶体管结构，其中所述载流子改变装置包括：
第一注入层，与所述源极电极及所述有源层接触且将所述源极电极与所述有源层隔开；
第二注入层，与所述漏极电极及所述有源层接触且将所述漏极电极与所述有源层隔开，其中
所述第一注入层及所述第二注入层各自包含InOx、InGaZnO、InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru及它们的合金中的一种或多种，且
其中所述第一注入层及所述第二注入层具有介于0.1nm到20nm的范围内的厚度。
3.根据权利要求1所述的晶体管结构，其中所述载流子改变装置包括：
顶盖层，与所述有源层接触，其中所述顶盖层包含InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种，且
其中所述顶盖层具有介于0.1nm到500nm的范围内的厚度。
4.一种半导体结构，包括：
衬底，包括多个互补金属氧化物半导体晶体管；
内连线结构，具有多个金属内连线层级结构；及
薄膜晶体管结构，形成在所述金属内连线层级结构中的一者中，所述薄膜晶体管结构包括：
栅极电极；
有源层，包含非晶硅、InGaZnO、InGaO、InWO、InZnO、InSnO、ZnO、GaO、InO及它们的合金中的一种或多种；
绝缘层，与所述栅极电极及所述有源层接触且将所述栅极电极与所述有源层隔开；
源极电极；
漏极电极；以及
载流子改变装置，与所述有源层接触，其中所述载流子改变装置被配置成减小所述有源层中的载流子浓度变化。
5.根据权利要求4所述的半导体结构，其中所述载流子改变装置包括：
第一注入层，与所述源极电极及所述有源层接触且将所述源极电极与所述有源层隔开；
第二注入层，与所述漏极电极及所述有源层接触且将所述漏极电极与所述有源层隔开，
其中所述第一注入层及所述第二注入层各自包含InOx、InGaZnO、InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru及它们的合金中的一种或多种，且
其中所述第一注入层及所述第二注入层具有介于0.1nm到20nm的范围内的厚度。
6.根据权利要求4所述的半导体结构，其中所述载流子改变装置包括：
顶盖层，与所述有源层接触，其中所述顶盖层包含InOx、GaOx、ZnO、IZO、CaOx/ZnO、ZnO/GaOx、Al、Mo、W、Ti、Ca、它们的氧化物及它们的合金中的一种或多种，且
其中所述顶盖层具有介于0.1nm到500nm的范围内的厚度。
7.一种制作晶体管结构的方法，所述方法包括：
形成栅极电极；
形成有源层；
形成绝缘层，所述绝缘层与所述栅极电极及所述有源层接触且将所述栅极电极与所述有源层隔开；
形成源极电极；
形成漏极电极；以及
形成与所述有源层接触的载流子改变装置，
其中所述载流子改变装置通过减小所述有源层中的载流子浓度变化而减小短沟道效应。
8.根据权利要求7所述的方法，其中所述载流子改变装置包括第一注入层及第二注入层，且形成所述载流子改变装置包括：
形成各自与所述有源层接触的所述第一注入层及所述第二注入层，
其中所述第一注入层及所述第二注入层各自包含具有第一数值的电负度的材料且所述源极电极及所述漏极电极各自具有第二数值的电负度，且
其中所述第一数值的电负度大于所述第二数值的电负度。
9.根据权利要求7所述的方法，其中所述载流子改变装置包括第一注入层及第二注入层，且形成所述载流子改变装置包括：
形成各自与所述有源层接触的所述第一注入层及所述第二注入层，
其中所述第一注入层及所述第二注入层各自包含InOx、InGaZnO、InZnO、CaOx、ZnO、CaOx/ZnO、ZnO/GaOx、TiN、TaN、Au、Pt、Ru及它们的合金中的一种或多种，且
其中所述第一注入层及所述第二注入层具有介于0.1nm到20nm的范围内的厚度。
10.根据权利要求7所述的方法，其中所述载流子改变装置包括顶盖层，且形成所述载流子改变装置包括：
形成与所述有源层接触的所述顶盖层，
其中所述顶盖层具有第一数值的电负度且所述有源层具有第二数值的电负度，且
其中所述第一数值的电负度小于所述第二数值的电负度。
CN202111088085.XA 2021-07-22 2021-09-16 晶体管结构、半导体结构及制作晶体管结构的方法 Pending CN115312583A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/382,579 US11955561B2 (en) 2021-07-22 2021-07-22 Carrier modification devices for avoiding channel length reduction and methods for fabricating the same
US17/382,579 2021-07-22

Publications (1)

Publication Number Publication Date
CN115312583A true CN115312583A (zh) 2022-11-08

Family

ID=83853941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111088085.XA Pending CN115312583A (zh) 2021-07-22 2021-09-16 晶体管结构、半导体结构及制作晶体管结构的方法

Country Status (3)

Country Link
US (2) US11955561B2 (zh)
CN (1) CN115312583A (zh)
TW (1) TW202306176A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3579143A (en) * 1968-11-29 1971-05-18 North American Rockwell Method for increasing the efficiency of lsa oscillator devices by uniform illumination
JP4169073B2 (ja) * 2006-03-13 2008-10-22 ソニー株式会社 薄膜半導体装置および薄膜半導体装置の製造方法
WO2017051730A1 (ja) * 2015-09-24 2017-03-30 富士フイルム株式会社 有機薄膜トランジスタおよび有機薄膜トランジスタの製造方法
CN107068772B (zh) * 2017-05-11 2019-10-18 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法
US11557678B2 (en) * 2020-05-28 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor, integrated circuit, and manufacturing method
US11569419B2 (en) * 2020-10-30 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20240222519A1 (en) 2024-07-04
US20230021699A1 (en) 2023-01-26
US11955561B2 (en) 2024-04-09
TW202306176A (zh) 2023-02-01

Similar Documents

Publication Publication Date Title
WO2020000365A1 (en) Three-dimensional memory device having a shielding layer and method for forming the same
CN112970122B (zh) 形成装置的方法及相关装置与电子***
US11923459B2 (en) Transistor including hydrogen diffusion barrier film and methods of forming same
US11696521B2 (en) High electron affinity dielectric layer to improve cycling
US20230369440A1 (en) Access transistor including a metal oxide barrier layer and methods for forming the same
US11757047B2 (en) Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
US20200111918A1 (en) Semiconductor devices comprising transistors having increased threshold voltage and related methods and systems
US20230238462A1 (en) Dual-layer channel transistor and methods of forming same
US20230008998A1 (en) Three-Dimensional Memory Device and Method
US20230361221A1 (en) Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
US20230387224A1 (en) Self-aligned active regions and passivation layer and methods of making the same
US11955561B2 (en) Carrier modification devices for avoiding channel length reduction and methods for fabricating the same
CN113078161A (zh) 集成电路和制造集成电路的方法
US11690232B2 (en) High density memory devices with low cell leakage and methods for forming the same
CN219269471U (zh) 半导体装置
US20240072046A1 (en) Semiconductor structure with reduced parasitic capacitance and method for manufacturing the same
CN220358101U (zh) 半导体结构
US12040409B2 (en) Thin film transistor including a dielectric diffusion barrier and methods for forming the same
US20220352333A1 (en) Transistor including a hydrogen-diffusion barrier and methods for forming the same
US20230008554A1 (en) Transistor device having fin-shaped channel and methods for forming the same
US20240090206A1 (en) Microelectronic devices, and related memory devices, electronic systems, and methods
CN118574425A (zh) 形成装置的方法及相关装置与电子***
CN117042445A (zh) 存储器件及其制造方法
CN113921399A (zh) 半导体结构及其形成方法
CN117062444A (zh) 铁电存储器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication