CN113921399A - 半导体结构及其形成方法 - Google Patents

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Abstract

可以在衬底上方形成平坦绝缘间隔件层，并且可以在平坦绝缘间隔件层上方形成半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极的组合。在它们之上形成介电基质层。可以穿过半导体材料层的端部上方的介电基质层形成源极侧通孔腔和漏极侧通孔腔。通过改变半导体材料层的端部的晶格常数，可以在半导体材料层的端部之间生成机械应力。机械应力可以增强半导体材料层的沟道部分中的电荷载流子的迁移率。本申请的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
由氧化物半导体制成的薄膜晶体管(TFT)是用于BEOL集成的有吸引力的选择，因为TFT可以在低温下处理，并且因此不会损坏先前制造的器件。例如，制造条件和技术可能不会损坏先前制造的FEOL器件。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成平坦绝缘间隔件层；在所述平坦绝缘间隔件层上方形成半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极的组合；在所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极的所述组合上方形成介电基质层；在所述半导体材料层的端部上方形成穿过所述介电基质层的源极侧通孔腔和漏极侧通孔腔；以及通过改变所述半导体材料层的所述端部的晶格常数在所述半导体材料层的所述端部之间生成机械应力。
本申请的另一些实施例提供了一种半导体结构，包括：平坦绝缘间隔件层，位于衬底上方；半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极，位于所述平坦绝缘间隔件层上方；介电基质层，位于所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极上方；以及源极结构和漏极结构，垂直延伸穿过所述介电基质层并且接触所述半导体材料层的端部，其中，所述源极结构和所述漏极结构的每个包括在所述半导体材料层的位于所述源极结构或所述漏极结构下面的端部内生成拉伸应力或压缩应力的金属衬垫。
本申请的又一些实施例提供了一种半导体结构，包括：平坦绝缘间隔件层，位于衬底上方；半导体材料层，包括位于所述平坦绝缘间隔件层上方的半导体材料、薄膜晶体管(TFT)栅极介电层和栅电极；介电基质层，位于所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极上方；以及源极结构和漏极结构，垂直延伸穿过所述介电基质层并且接触所述半导体材料层的端部，其中，所述半导体材料层的所述端部包括掺杂剂原子并且与所述半导体材料层的位于所述半导体材料层的所述端部之间的沟道部分具有不同的晶格常数。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的实施例的在形成互补金属氧化物半导体(CMOS)晶体管、形成在下层级介电材料层中的第一金属互连结构和隔离介电层之后的示例性结构的垂直截面图。
图2A至图2D是根据本发明的实施例的第一示例性薄膜晶体管结构的顺序垂直截面图。
图3A和图3B是根据本发明的实施例的第二示例性薄膜晶体管结构的顺序垂直截面图。
图4A和图4B是根据本发明的实施例的第三示例性薄膜晶体管结构的顺序垂直截面图。
图5A至图5D是根据本发明的实施例的第四示例性薄膜晶体管结构的顺序垂直截面图。
图6A和图6B是根据本发明的实施例的第五示例性薄膜晶体管结构的顺序垂直截面图。
图7A和图7B是根据本发明的实施例的第六示例性薄膜晶体管结构的顺序垂直截面图。
图8是根据本发明的实施例的在形成薄膜晶体管和存储器单元之后的示例性结构的垂直截面图。
图9是示出用于制造本发明的半导体器件的一般处理步骤的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。具有相同参考标号的元件指的是相同的元件，并且假定具有相同的材料成分和相同的厚度范围，除非另有明确说明。
通常，本发明的结构和方法可以用于形成包括薄膜晶体管的半导体结构。具体地，本发明的结构和方法可以用于形成包括薄膜晶体管的半导体结构，其中每个薄膜晶体管的沟道部分可以机械地施加压缩应力或拉伸应力以提供通过半导体沟道的增强的导通电流。机械应力可以由在半导体材料层的端部中引起压缩应力或拉伸应力的金属衬垫引起。可选地或额外地，机械应力可以通过将掺杂剂注入至半导体金属氧化物材料层的端部中引起。
参考图1，示出了根据本发明的实施例的示例性结构。示例性结构包括衬底8，其可以是半导体衬底，诸如市售硅衬底。衬底8可以至少在其上部处包括半导体材料层9。半导体材料层9可以是块状半导体衬底的表面部分，或者可以是绝缘体上半导体(SOI)衬底的顶部半导体层。在一个实施例中，半导体材料层9包括单晶半导体材料，诸如单晶硅。
可以在半导体材料层9的上部中形成包括诸如氧化硅的介电材料的浅沟槽隔离结构720。可以在由浅沟槽隔离结构720的部分横向包围的每个区域内形成合适的掺杂半导体阱，诸如p型阱和n型阱。可以在半导体材料层9的顶面上方形成场效应晶体管701。例如，每个场效应晶体管701可以包括源极区域732、漏极区域738、包括衬底8的在源极区域732和漏极区域738之间延伸的表面部分的半导体沟道735以及栅极结构750。半导体沟道735可以包括单晶半导体材料。每个栅极结构750可以包括栅极介电层752、栅电极754、栅极覆盖电介质758和介电栅极间隔件756。可以在每个源极区域732上形成源极侧金属-半导体合金区域742，并且可以在每个漏极区域738上形成漏极侧金属-半导体合金区域748。
示例性结构可以包括存储器阵列区域100，其中可以随后形成铁电存储器单元阵列。示例性结构还可以包括***区域200，其中提供用于铁电存储器器件阵列的金属布线。通常，CMOS电路700中的场效应晶体管701可以通过相应金属互连结构组电连接至相应铁电存储器单元的电极。
***区域200中的器件(诸如场效应晶体管701)可以提供操作随后要形成的铁电存储器单元阵列的功能。具体地，***区域中的器件可以配置为控制铁电存储器单元阵列的编程操作、擦除操作和感测(读取)操作。例如，***区域中的器件可以包括感测电路和/或编程电路。形成在半导体材料层9的顶面上的器件可以包括互补金属氧化物半导体(CMOS)晶体管以及可选地额外半导体器件(诸如电阻器、二极管、电容器等)，并且统称为CMOS电路700。
CMOS电路700中的场效应晶体管701中的一个或多个可以包括半导体沟道735，其包含半导体材料层9的位于衬底8中的部分。如果半导体材料层9包括诸如单晶硅的单晶半导体材料，则CMOS电路700中的每个场效应晶体管701的半导体沟道735可以包括单晶半导体沟道，诸如单晶硅沟道。在一个实施例中，CMOS电路700中的多个场效应晶体管701可以包括随后电连接至随后要形成的相应铁电存储器单元的节点的相应节点。例如，CMOS电路700中的多个场效应晶体管701可以包括随后电连接至随后要形成的相应铁电存储器单元的节点的相应源极区域732或相应漏极区域738。
在一个实施例中，CMOS电路700可以包括编程控制电路，该编程控制电路配置为控制用于编程相应铁电存储器单元的场效应晶体管701组的栅极电压，并且配置为控制随后要形成的薄膜晶体管的栅极电压。在该实施例中，编程控制电路可以配置为提供第一编程脉冲，其将所选铁电存储器单元中的相应铁电介电材料层编程为第一极化状态，其中铁电介电材料层中的电极化指向所选铁电存储器单元的第一电极，并且配置为提供第二编程脉冲，其将所选铁电存储器单元中的铁电介电材料层编程为第二极化状态，其中铁电介电材料层中的电极化指向所选铁电存储器单元的第二电极。
随后可以在衬底8和其上的半导体器件(诸如场效应晶体管701)上方形成各个金属互连结构(形成在介电材料层内)。在说明性实例中，介电材料层可以包括例如可以是围绕连接至源极和漏极的接触结构的层的第一介电材料层601(有时称为接触层级介电材料层601)、第一互连层级介电材料层610和第二互连层级介电材料层620。金属互连结构可以包括形成在第一介电材料层601中并且接触CMOS电路700的相应组件的器件接触通孔结构612、形成在第一互连层级介电材料层610中的第一金属线结构618、形成在第二互连层级介电材料层620的下部中的第一金属通孔结构622以及形成在第二互连层级介电材料层620的上部中的第二金属线结构628。
介电材料层(601、610、620)的每个可以包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、它们的多孔变体或它们的组合。金属互连结构(612、618、622、628)的每个可以包括至少一种导电材料，其可以是金属衬垫(诸如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬垫可以包括TiN、TaN、WN、TiC、TaC和WC，并且每个金属填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。也可以使用本发明的考虑范围内的其它合适的材料。在一个实施例中，第一金属通孔结构622和第二金属线结构628可以通过双重镶嵌工艺形成为集成的线和通孔结构。虽然使用在第二线和通孔层级介电材料层620上方形成存储器单元阵列的实施例来描述本发明，但是本文明确考虑了存储器单元阵列可以形成在不同金属互连层级处的实施例。
随后可以在其中形成有金属互连结构(612、618、622、628)的介电材料层(601、610、620)上方沉积薄膜晶体管阵列和铁电存储器单元阵列。在形成薄膜晶体管阵列或铁电存储器单元阵列之前形成的所有介电材料层组统称为下层级介电材料层(601、610、620)。形成在下层级介电材料层(601、610、620)内的所有金属互连结构组在本文中称为第一金属互连结构(612、618、622、628)。通常，可以在位于衬底8中的半导体材料层9上方形成第一金属互连结构(612、618、622、628)(形成在至少一个下层级介电材料层(601、610、620)内)。
根据本发明的方面，可以在金属互连层级中形成薄膜晶体管(TFT)，其位于包含下层级介电材料层(601、610、620)和第一金属互连结构(612、618、622、628)的金属互连层级上面。在一个实施例中，可以在下层级介电材料层(601、610、620)上方形成具有均匀厚度的平坦介电材料层。平坦介电材料层在本文中称为平坦绝缘间隔件层635。平坦绝缘间隔件层635包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料，并且可以通过化学气相沉积来沉积。平坦绝缘间隔件层635的厚度可以在从30nm至300nm范围内，但是也可以使用更小和更大的厚度。
通常，可以在半导体器件上方形成其中包含金属互连结构(诸如第一金属互连结构(612、618、622、628))的互连层级介电层(诸如下层级介电材料层(601、610、620))。平坦绝缘间隔件层635可以形成在互连层级介电层上方。
图2A至图2D是根据本发明的实施例的可以形成在平坦绝缘间隔件层635上的第一示例性薄膜晶体管结构的顺序垂直截面图。
参考图2A，可以在平坦绝缘间隔件层635上方沉积半导体材料810。半导体材料包括在合适掺杂有电掺杂剂(其可以是p型掺杂剂或n型掺杂剂)时提供从1.0S/m至1.0x105S/m范围内的电导率的材料。在固有状态下或低水平电掺杂的条件下，半导体材料可以是半导体的或绝缘的，并且可以具有通常在从1.0×10-10S/m至1.0×10S/m范围内的电导率。可以用于半导体材料的示例性半导体材料包括但不限于非晶硅、多晶硅、非晶硅锗合金、多晶硅锗合金、氧化铟镓锌(IGZO)、氧化铟钨、氧化铟锌、氧化铟锡、氧化镓、氧化铟、掺杂的氧化锌、掺杂的氧化铟、掺杂的氧化镉和由此衍生的各种其它掺杂变体。其它合适的半导体材料在本发明的考虑范围内。在一个实施例中，半导体材料可以包括氧化铟镓锌。
半导体材料810可以包括多晶半导体材料或可以随后退火成具有更大平均晶粒尺寸的多晶半导体材料的非晶半导体材料。半导体材料810可以通过物理气相沉积来沉积。半导体材料的厚度可以在从1nm至100nm范围内，诸如从2nm至50nm和/或从4nm至15nm，但是也可以使用更小和更大的厚度。
可以通过栅极介电材料的共形沉积在半导体材料810上方形成栅极介电材料820。栅极介电材料可以包括但不限于氧化硅、氮氧化硅、介电金属氧化物(诸如氧化铝、氧化铪、氧化钇、氧化镧等)或它们的堆叠件。其它合适的介电材料在本发明的考虑范围内。栅极介电材料可以通过原子层沉积或化学气相沉积来沉积。栅极介电材料的厚度可以在从1nm至12nm范围内，诸如从2nm至6nm，但是也可以使用更小和更大的厚度。
光刻胶层(未示出)可以施加在栅极介电材料820上方并且可以光刻图案化为至少一个离散的光刻胶材料部分。在一个实施例中，光刻胶层可以图案化为光刻胶材料部分的二维阵列，从而使得每个图案化的光刻胶材料部分覆盖半导体材料层810的随后要图案化的区域。例如，可以通过使用光刻胶层的光刻胶材料部分作为蚀刻掩模的各向异性蚀刻工艺来蚀刻栅极介电材料和半导体材料的未掩蔽部分。
栅极介电材料的剩余部分构成薄膜晶体管(TFT)栅极介电层820。半导体材料的剩余部分构成半导体材料层810。在一个实施例中，可以形成TFT栅极介电层820和半导体材料层810的堆叠件的二维阵列。随后可以例如通过灰化去除光刻胶层。
每个半导体材料层810可以具有矩形水平截面形状或圆角矩形水平截面形状。每个半导体材料层810可以具有沿第一水平方向横向延伸的纵向边缘对。每个半导体材料层810也可以具有沿垂直于第一水平方向的第二水平方向横向延伸的横向边缘对。每个半导体材料层810可以形成在平坦绝缘间隔件层635的顶面上，并且每个TFT栅极介电层820可以形成在半导体材料层810的顶面上。
至少一种导电材料可以沉积在TFT栅极介电层820上方并且可以图案化为离散的导电材料部分以形成至少一个栅电极850。至少一个栅电极850可以是栅电极850阵列的一部分。至少一种导电材料可以图案化为栅电极850，例如，通过在至少一种金属材料上方施加和图案化光刻胶层，以及通过使用诸如各向异性蚀刻工艺的蚀刻工艺将光刻胶层中的图案通过至少一种金属材料转移。随后可以例如通过灰化去除光刻胶层。在一个实施例中，可以在半导体材料层810和TFT栅极介电层820的堆叠件的二维阵列上方形成栅电极850的一维阵列或二维阵列。
栅电极850的至少一种导电材料可以包括至少一种导电金属氮化物材料(诸如TiN、TaN和/或WN)、元素金属(诸如W、Cu、Ru、Co、Mo、Ni、Al等)和/或至少两种元素金属的金属间合金。其它合适的导电材料在本发明的考虑范围内。栅电极850的至少一种导电材料可以通过物理气相沉积、化学气相沉积、电镀或化学镀来沉积。栅电极850的厚度可以在从10m至100nm范围内，但是也可以使用更小和更大的厚度。
半导体材料层810、TFT栅极介电层820和栅电极850的每个连续组合构成薄膜晶体管(TFT)。可以在半导体材料层810、TFT栅极介电层820和栅电极850的每个组合上方形成介电基质层830。可以平坦化介电基质层830以提供平坦的顶面。介电基质层830可以包括自平坦化介电材料(诸如可流动氧化物(FOX))或可平坦化介电材料(诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃)。从与平坦绝缘间隔件层635的界面测量的介电基质层830的厚度可以在从100nm至1,000nm范围内，诸如从200nm至500nm，但是也可以使用更小和更大的厚度。
参考图2B，可以在介电基质层830上方施加光刻胶层(未示出)。可以光刻图案化光刻胶层以在每个半导体材料层810的端部上方以及可选地在第二金属线结构628(图1中所示)的区域上方形成开口。可以实施各向异性蚀刻工艺以通过介电基质层830转移光刻胶层中的开口的图案以形成延伸至半导体材料层810的通孔腔(84S、84D)。通孔腔可以包括源极侧通孔腔84S、漏极侧通孔腔84D和栅极侧通孔腔(未示出)。可选地，向下延伸至第二金属线结构628中的相应一个的额外通孔腔可以与源极侧通孔腔84S、漏极侧通孔腔84D和栅极侧通孔腔的形成同时形成。通常，向下延伸至第二金属线结构628中的相应一个的额外通孔可以与源极侧通孔腔84S、漏极侧通孔腔84D和栅极侧通孔腔的形成同时形成，或者可以使用额外光刻图案化工艺和额外各向异性蚀刻工艺形成。
在一个实施例中，每个源极侧通孔腔84S和每个漏极侧通孔腔84D可以垂直延伸穿过介电基质层830、穿过TFT栅极介电层820并且进入每个半导体材料层810的端部的上部区域中。源极侧通孔腔84S和漏极侧通孔腔84D进入半导体材料层810的凹进深度可以在从1nm至25nm范围内，诸如从2nm至15nm，但是也可以使用更小和更大的厚度。在一个实施例中，源极侧通孔腔84S和漏极侧通孔腔84D的每个可以形成有锥角，其可以有利地用于增加最终器件结构中的净机械应力。在一个实施例中，从垂直方向测量的锥角可以在从0.5度至20度范围内，诸如从2度至10度，但是也可以使用更小和更大的锥角。
参考图2C，可以在源极侧通孔腔84S和漏极侧通孔腔84D中以及介电基质层830上方沉积金属材料以形成金属衬垫层86L。金属衬垫层86L的金属材料可以是在半导体材料层810的下面部分中引起横向机械应力的任何金属材料。在一个实施例中，应力生成金属材料可以包括Co、Ru、Mo、Ti、Ta、TiN、TaN、WN、它们的合金、它们的化合物和它们的层堆叠件中的一种或多种。其它应力生成金属材料在本发明的考虑范围内。金属衬垫层86L的厚度可以在从1nm至20nm范围内，诸如从2nm至10nm，但是也可以使用更小和更大的厚度。
通常，金属衬垫层86L可以直接沉积在每个半导体材料层810的端部的物理暴露表面上，并且包括生成拉伸应力或压缩应力的金属材料。根据本发明的方面，金属衬垫层86L在每个半导体材料层810的端部内生成拉伸应力或压缩应力。金属衬垫层86L改变每个半导体材料层810的端部的晶格常数。
在一个实施例中，金属衬垫层86L可以通过原子层沉积(ALD)来沉积。金属前体层可以吸附至介电基质层830和半导体材料层810的表面，并且可以热分解以去除挥发性官能团。可以沉积剩余的金属元素以形成金属衬垫层86L。在该实施例中，金属衬垫层86L可以在半导体材料层810的端部内引起压缩应力。半导体材料层810的端部内的压缩应力在半导体材料层810的端部之间(即，在半导体材料层810的每个沟道部分内)引起拉伸应力。
参考图2D，可以在源极侧通孔腔84S和漏极侧通孔腔84D的剩余体积中沉积金属填充材料。金属填充材料可以是提供高电导率的任何金属材料。在一个实施例中，金属填充材料可以选自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、它们的合金或它们的层堆叠件。其它合适的金属填充材料可以在本发明的考虑范围内。
金属填充材料和金属衬垫层86L的过量部分可以通过平坦化工艺从包括介电基质层830的顶面的水平面之上去除，该平坦化工艺可以包括化学机械平坦化(CMP)工艺。金属填充材料的保留在源极侧通孔腔84S中的每个剩余部分构成源极侧金属填充材料部分87S。金属填充材料的保留在漏极侧通孔腔84D中的每个剩余部分构成漏极侧金属填充材料部分87D。金属衬垫层86L的位于源极侧通孔腔84S中的每个剩余部分构成源极侧金属衬垫86S。金属衬垫层86L的位于漏极侧通孔腔84D中的每个剩余部分构成漏极侧金属衬垫86D。
金属衬垫层86L的剩余部分和金属填充材料的剩余部分的每个连续组合包括源极结构88S或漏极结构88D。具体地，源极侧金属衬垫86S和源极侧金属填充材料部分87S的每个连续组合构成源极结构88S。漏极侧金属衬垫86D和漏极侧金属填充材料部分87D的每个连续组合构成漏极结构88D。通过改变半导体材料层810的位于源极结构88S和漏极结构88D下面的端部的晶格常数，源极结构88S和漏极结构88D在每个半导体材料层810的端部之间生成机械应力。
图3A和图3B示出了根据本发明的实施例的第二示例性薄膜晶体管结构的顺序垂直截面图。
参考图3A，示出了用于形成薄膜晶体管的可选结构，其可以通过在源极侧通孔腔84S和漏极侧通孔腔84D中以及介电基质层830上方沉积金属材料以形成金属衬垫层186L而从图2B的处理步骤中的示例性结构导出。金属衬垫层186L的金属材料可以是在半导体材料层810的下面部分中引起拉伸横向机械应力的任何金属材料。在一个实施例中，金属衬垫层186L可以通过可以沉积拉伸应力生成金属材料的物理气相沉积(PVD)来沉积。在一个实施例中，应力生成金属材料可以包括Co、Ru、Mo、Ti、Ta、TiN、TaN、WN、它们的合金、它们的化合物和它们的层堆叠件中的一种或多种。其它应力生成金属材料在本发明的考虑范围内。金属衬垫层186L的厚度可以在从1nm至20nm范围内，诸如从2nm至10nm，但是也可以使用更小和更大的厚度。金属衬垫层86L改变(例如，增加)每个半导体材料层810的端部的晶格常数。金属衬垫层186L可以在半导体材料层810的端部内引起拉伸应力。半导体材料层810的端部内的拉伸应力在半导体材料层810的端部之间(即，在半导体材料层810的每个沟道部分内)引起压缩应力。
参考图3B，可以在源极侧通孔腔84S和漏极侧通孔腔84D的剩余体积中沉积金属填充材料。金属填充材料可以是提供高电导率的任何金属材料。在一个实施例中，金属填充材料可以选自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、它们的合金或者它们的层堆叠件。其它金属填充材料在本发明的考虑范围内。
金属填充材料和金属衬垫层186L的过量部分可以通过平坦化工艺从包括介电基质层830的顶面的水平面之上去除，该平坦化工艺可以包括化学机械平坦化(CMP)工艺。金属填充材料的保留在源极侧通孔腔84S中的每个剩余部分构成源极侧金属填充材料部分87S。金属填充材料的保留在漏极侧通孔腔84D中的每个剩余部分构成漏极侧金属填充材料部分87D。金属衬垫层186L的位于源极侧通孔腔84S中的每个剩余部分构成源极侧金属衬垫186S。金属衬垫层186L的位于漏极侧通孔腔84D中的每个剩余部分构成漏极侧金属衬垫186D。
金属衬垫层186L的剩余部分和金属填充材料的剩余部分的每个连续组合包括源极结构88S或漏极结构88D。具体地，源极侧金属衬垫186S和源极侧金属填充材料部分87S的每个连续组合构成源极结构88S。漏极侧金属衬垫186D和漏极侧金属填充材料部分87D的每个连续组合构成漏极结构88D。通过改变半导体材料层810的位于源极结构88S和漏极结构88D下面的端部的晶格常数，源极结构88S和漏极结构88D在每个半导体材料层810的端部之间生成机械应力。
图4A和图4B是根据本发明的实施例的第三示例性薄膜晶体管结构的顺序垂直截面图。
参考图4A，用于形成第三示例性薄膜晶体管的结构可以通过将掺杂剂注入至半导体材料层810的位于源极侧通孔腔84S和漏极侧通孔腔84D下面的部分中而从图2B的结构导出。掺杂剂可以包括：p型掺杂剂元素，诸如B、Ga或In；n型掺杂剂元素，诸如P、As或Sb；或金属元素(诸如过渡金属)。可以选择注入的掺杂剂的种类和剂量，从而使得在随后的退火工艺中将掺杂剂并入半导体材料层810的取代晶格位点使半导体材料层810的晶格常数改变至少0.01％。可以在每个源极侧通孔腔84S之下形成源极侧掺杂区域81S，并且可以在每个漏极侧通孔腔84D之下形成漏极侧掺杂区域81D。在一个实施例中，源极侧掺杂区域81S和漏极侧掺杂区域81D中注入的掺杂剂的原子浓度可以在从1.0×1019/cm3至1.0×1021/cm3范围内，但是也可以使用更小和更大的掺杂剂浓度。
在一个实施例中，半导体材料层810可以包括介电金属氧化物材料，并且注入的掺杂剂可以包括金属元素，诸如过渡金属元素。在该实施例中，可以在注入金属元素的同时或之后注入氧原子以减少或消除注入的介电金属氧化物材料中的化学计量失衡(即，氧缺乏)。可以选择注入以形成源极侧掺杂区域81S和漏极侧掺杂区域81D的金属元素，从而使得源极侧掺杂区域81S和漏极侧掺杂区域81D中的掺杂介电金属氧化物材料可以具有与半导体材料层810的位于源极侧掺杂区域81S和漏极侧掺杂区域81D的相邻对之间的未注入部分(即，沟道部分)不同的晶格常数。
在一个实施例中，源极侧掺杂区域81S和漏极侧掺杂区域81D中的掺杂半导体材料可以具有比半导体材料层810的沟道部分(即，未注入的部分)的半导体材料小的晶格常数。在该实施例中，半导体材料层810的沟道部分可以处于拉伸应力下。可选地，源极侧掺杂区域81S和漏极侧掺杂区域81D中的掺杂半导体材料可以具有比半导体材料层810的沟道部分(即，未注入的部分)的半导体材料大的晶格常数。在该实施例中，半导体材料层810的沟道部分可以处于压缩应力下。
参考图4B，可以在源极侧通孔腔84S和漏极侧通孔腔84D中沉积金属填充材料。金属填充材料可以是提供高电导率的任何金属材料。在一个实施例中，金属填充材料可以选自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、它们的合金或它们的层堆叠件。其它合适的金属填充材料在本发明的考虑范围内。
金属填充材料的过量部分可以通过平坦化工艺从包括介电基质层830的顶面的水平面之上去除，该平坦化工艺可以包括化学机械平坦化(CMP)工艺。金属填充材料的保留在源极侧通孔腔84S中的每个剩余部分包括构成源极结构88S的源极侧金属填充材料部分87S。金属填充材料的保留在漏极侧通孔腔84D中的每个剩余部分包括构成漏极结构88D的漏极侧金属填充材料部分87D。
源极侧掺杂区域81S和漏极侧掺杂区域81D可以具有修改的晶格常数，并且可以在半导体材料层810的位于每个薄膜晶体管的源极结构88S和漏极结构88D下面的端部之间(即，在源极侧掺杂区域81S和漏极侧掺杂区域81D之间)生成机械应力。
参考图2A至图4B，薄膜晶体管可以具有半导体材料层810接触平坦绝缘间隔件层635的顶面并且TFT栅极介电层820接触半导体材料层810的顶面的配置。栅电极850可以接触TFT栅极介电层820的顶面。
图5A至图5D是根据本发明的实施例的第四示例性薄膜晶体管结构的顺序垂直截面图。
参考图5A，示出形成底部栅电极850、薄膜晶体管(TFT)栅极介电层820和半导体材料层810之后的图1的示例性结构的区域。在该实施例中，可以在平坦绝缘间隔件层635的顶面中形成凹槽。可以在平坦绝缘间隔件层635中的凹槽中沉积至少一种导电材料。可以从包括平坦绝缘间隔件层635的顶面的水平面之上去除至少一种导电材料的过量部分。至少一种导电材料的每个剩余部分构成底部栅电极850(有时称为背栅控电极850)。
可以通过栅极介电材料的共形沉积在底部栅电极850上方形成栅极介电材料。栅极介电材料可以包括但不限于氧化硅、氮氧化硅、介电金属氧化物(诸如氧化铝、氧化铪、氧化钇、氧化镧等)或它们的堆叠件。其它合适的介电材料在本发明的考虑范围内。栅极介电材料可以通过原子层沉积或化学气相沉积来沉积。栅极介电材料的厚度可以在从1nm至12nm范围内，诸如从2nm至6nm，但是也可以使用更小和更大的厚度。
可以在栅极介电材料上方沉积半导体材料。半导体材料可以具有与上面描述的半导体材料层810相同的材料成分和相同的厚度范围。
光刻胶层(未示出)可以施加在半导体材料上方并且可以光刻图案化为至少一个离散的光刻胶材料部分。在一个实施例中，光刻胶层可以图案化为光刻胶材料部分的二维阵列，从而使得每个图案化的光刻胶材料部分覆盖半导体材料层810的随后要图案化的区域。例如，可以通过使用光刻胶层的光刻胶材料部分作为蚀刻掩模的各向异性蚀刻工艺来蚀刻栅极介电材料和半导体材料的未掩蔽部分。
栅极介电材料的剩余部分构成薄膜晶体管(TFT)栅极介电层820。半导体材料的剩余部分构成半导体材料层810。在一个实施例中，可以形成TFT栅极介电层820和半导体材料层810的堆叠件的二维阵列。随后可以例如通过灰化去除光刻胶层。
每个半导体材料层810可以具有矩形水平截面形状或圆角矩形水平截面形状。每个半导体材料层810可以具有沿第一水平方向横向延伸的纵向边缘对。每个半导体材料层810也可以具有沿垂直于第一水平方向的第二水平方向横向延伸的横向边缘对。每个半导体材料层810可以形成在平坦绝缘间隔件层635的顶面上，并且每个TFT栅极介电层820可以形成在半导体材料层810的顶面上。
半导体材料层810、TFT栅极介电层820和栅电极850的每个连续组合构成薄膜晶体管(TFT)。可以在半导体材料层810、TFT栅极介电层820和栅电极850的每个组合上方形成介电基质层830。可以平坦化介电基质层830以提供平坦的顶面。介电基质层830可以包括自平坦化介电材料(诸如可流动氧化物(FOX))或可平坦化介电材料(诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃)。从与平坦绝缘间隔件层635的界面测量的介电基质层830的厚度可以在从100nm至1,000nm范围内，诸如从200nm至500nm，但是也可以使用更小和更大的厚度。
参考图5B，可以实施图2B的处理步骤以形成通孔腔。通孔腔可以包括源极侧通孔腔84S、漏极侧通孔腔84D和栅极侧通孔腔(未示出)。可选地，向下延伸至第二金属线结构628中的相应一个的额外通孔腔可以与源极侧通孔腔84S、漏极侧通孔腔84D和栅极侧通孔腔的形成同时形成。通常，额外通孔腔可以与源极侧通孔腔84S、漏极侧通孔腔84D和栅极侧通孔腔的形成同时形成，或者可以使用额外光刻图案化工艺和额外各向异性蚀刻工艺来形成。
在一个实施例中，每个源极侧通孔腔84S和每个漏极侧通孔腔84D可以垂直延伸穿过介电基质层830、穿过TFT栅极介电层820并且进入每个半导体材料层810的端部的上部区域。源极侧通孔腔84S和漏极侧通孔腔进入半导体材料层810的凹进深度可以在从1nm至25nm范围内，诸如从2nm至15nm，但是也可以使用更小和更大的厚度。在一个实施例中，源极侧通孔腔84S和漏极侧通孔腔84D的每个可以形成有锥角，其可以有利地用于增加最终器件结构中的净机械应力。在一个实施例中，从垂直方向测量的锥角可以在从0.5度至20度范围内，诸如从2度至10度，但是也可以使用更小和更大的锥角。
参考图5C，可以实施图2C的处理步骤以在源极侧通孔腔84S和漏极侧通孔腔84D中以及介电基质层830上方沉积金属材料。在介电基质层830上方形成金属衬垫层86L。金属衬垫层86L的材料和厚度范围可以与图2C中所示的结构中的相同。
在一个实施例中，金属衬垫层86L可以通过原子层沉积来沉积。金属前体层可以吸附至介电基质层830和半导体材料层810的表面，并且可以热分解以去除挥发性官能团。可以沉积剩余的金属元素以形成金属衬垫层86L。在该实施例中，金属衬垫层86L可以在半导体材料层810的端部内引起压缩应力。半导体材料层810的端部内的压缩应力在半导体材料层810的端部之间(即，在半导体材料层810的每个沟道部分内)引起拉伸应力。
参考图5D，可以实施图2D的处理步骤以在源极侧通孔腔84S和漏极侧通孔腔84D中形成源极结构88S或漏极结构88D。具体地，源极侧金属衬垫86S和源极侧金属填充材料部分87S的每个连续组合构成源极结构88S。漏极侧金属衬垫86D和漏极侧金属填充材料部分87D的每个连续组合构成漏极结构88D。通过改变半导体材料层810的位于源极结构88S和漏极结构88D下面的端部的晶格常数，源极结构88S和漏极结构88D在每个半导体材料层810的端部之间生成机械应力。
图6A和图6B是根据本发明的实施例的第五示例性薄膜晶体管结构的顺序垂直截面图。
参考图6A，示出了用于形成薄膜晶体管的可选结构，其可以通过在源极侧通孔腔84S和漏极侧通孔腔84D中以及介电基质层830上方沉积金属材料以形成金属衬垫层186L而从图5B的处理步骤中的示例性结构导出。金属衬垫层186L的金属材料可以是在半导体材料层810的下面部分中引起拉伸横向机械应力的任何金属材料。在一个实施例中，金属衬垫层186L可以通过可以沉积拉伸应力生成金属材料的物理气相沉积(PVD)来沉积。在一个实施例中，应力生成金属材料可以包括Co、Ru、Mo、Ti、Ta、TiN、TaN、WN、它们的合金、它们的化合物和它们的层堆叠件中的一种或多种。其它应力生成金属材料在本发明的考虑范围内。金属衬垫层186L的厚度可以在从1nm至20nm范围内，诸如从2nm至10nm，但是也可以使用更小和更大的厚度。金属衬垫层86L改变(例如，增加)每个半导体材料层810的端部的晶格常数。金属衬垫层186L可以在半导体材料层810的端部内引起拉伸应力。半导体材料层810的端部内的拉伸应力在半导体材料层810的端部之间(即，在半导体材料层810的每个沟道部分内)引起压缩应力。
参考图6B，可以在源极侧通孔腔84S和漏极侧通孔腔84D的剩余体积中沉积金属填充材料。金属填充材料可以是提供高电导率的任何金属材料。在一个实施例中，金属填充材料可以选自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、它们的合金或者它们的层堆叠件。其它金属填充材料在本发明的考虑范围内。
金属填充材料和金属衬垫层186L的过量部分可以通过平坦化工艺从包括介电基质层830的顶面的水平面之上去除，该平坦化工艺可以包括化学机械平坦化(CMP)工艺。金属填充材料的保留在源极侧通孔腔84S中的每个剩余部分构成源极侧金属填充材料部分87S。金属填充材料的保留在漏极侧通孔腔84D中的每个剩余部分构成漏极侧金属填充材料部分87D。金属衬垫层186L的位于源极侧通孔腔84S中的每个剩余部分构成源极侧金属衬垫186S。金属衬垫层186L的位于漏极侧通孔腔84D中的每个剩余部分构成漏极侧金属衬垫186D。
金属衬垫层186L的剩余部分和金属填充材料的剩余部分的每个连续组合包括源极结构88S或漏极结构88D。具体地，源极侧金属衬垫186S和源极侧金属填充材料部分87S的每个连续组合构成源极结构88S。漏极侧金属衬垫186D和漏极侧金属填充材料部分87D的每个连续组合构成漏极结构88D。通过改变半导体材料层810的位于源极结构88S和漏极结构88D下面的端部的晶格常数，源极结构88S和漏极结构88D在每个半导体材料层810的端部之间生成机械应力。
图7A和图7B是根据本发明的实施例的第六示例性薄膜晶体管结构的顺序垂直截面图。
参考图7A，用于形成第六示例性薄膜晶体管的结构可以通过将掺杂剂注入至半导体材料层810的位于源极侧通孔腔84S和漏极侧通孔腔84D下面的部分中而从图5B的结构导出。掺杂剂可以包括：p型掺杂剂元素，诸如B、Ga或In；n型掺杂剂元素，诸如P、As或Sb；或金属元素(诸如过渡金属)。可以选择注入的掺杂剂的种类和剂量，从而使得将掺杂剂并入半导体材料层810使半导体材料层810的晶格常数改变至少0.01％。可以在每个源极侧通孔腔84S下面形成源极侧掺杂区域81S，并且可以在每个漏极侧通孔腔84D下面形成漏极侧掺杂区域81D。在一个实施例中，源极侧掺杂区域81S和漏极侧掺杂区域81D中注入的掺杂剂的原子浓度可以在从1.0×1019/cm3至1.0×1021/cm3范围内，但是也可以使用更小和更大的掺杂剂浓度。
在一个实施例中，半导体材料层810可以包括介电金属氧化物材料，并且注入的掺杂剂可以包括金属元素，诸如过渡金属元素。在该实施例中，可以在注入金属元素的同时或之后注入氧原子以减少或消除注入的介电金属氧化物材料中的化学计量失衡(即，氧缺乏)。可以选择可以注入以形成源极侧掺杂区域81S和漏极侧掺杂区域81D的金属元素，从而使得源极侧掺杂区域81S和漏极侧掺杂区域81D中的掺杂介电金属氧化物材料具有与半导体材料层810的位于源极侧掺杂区域81S和漏极侧掺杂区域81D的相邻对之间的未注入部分(即，沟道部分)不同的晶格常数。
在一个实施例中，源极侧掺杂区域81S和漏极侧掺杂区域81D中的掺杂半导体材料可以具有比半导体材料层810的沟道部分(即，未注入的部分)的半导体材料小的晶格常数。在该实施例中，半导体材料层810的沟道部分可以处于拉伸应力下。可选地，源极侧掺杂区域81S和漏极侧掺杂区域81D中的掺杂半导体材料可以具有比半导体材料层810的沟道部分(即，未注入的部分)的半导体材料大的晶格常数。在该实施例中，半导体材料层810的沟道部分可以处于压缩应力下。
参考图7B，可以在源极侧通孔腔84S和漏极侧通孔腔84D中沉积金属填充材料。金属填充材料可以是提供高电导率的任何金属材料。在一个实施例中，金属填充材料可以选自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、它们的合金或者它们的层堆叠件。其它金属填充材料在本发明的考虑范围内。
金属填充材料的过量部分可以通过平坦化工艺从包括介电基质层830的顶面的水平面之上去除，该平坦化工艺可以包括化学机械平坦化(CMP)工艺。金属填充材料的保留在源极侧通孔腔84S中的每个剩余部分包括构成源极结构88S的源极侧金属填充材料部分87S。金属填充材料的保留在漏极侧通孔腔84D中的每个剩余部分包括构成漏极结构88D的漏极侧金属填充材料部分87D。
源极侧掺杂区域81S和漏极侧掺杂区域81D可以具有修改的晶格常数，并且可以在半导体材料层810的位于每个薄膜晶体管的源极结构88S和漏极结构88D下面的端部之间(即，在源极侧掺杂区域81S和漏极侧掺杂区域81D之间)生成机械应力。
参考图8，示出了在薄膜晶体管的形成之后的示例性结构。在形成源极结构88S和漏极结构88D的同时、之前或之后，可以在第二金属线结构628中的相应一个上形成穿过介电基质层830和平坦绝缘间隔件层635的第二金属通孔结构632。
可以在介电基质层830上方沉积介电材料层，其在此称为第三线层级介电材料层637。第三金属线结构638可以形成在金属结构(88S、88D、632)的形成在介电基质层830内的相应一个上的第三线层级介电材料层637中。
随后可以在薄膜晶体管和第三线层级介电材料层637上方形成额外金属互连结构(形成在额外介电材料层内)。在说明性实例中，介电材料层可以包括例如第四互连层级介电材料层640、第五互连层级介电材料层650等。额外金属互连结构可以包括形成在第四互连层级介电材料层640内的第三金属通孔结构(未示出)和第四金属线648、形成在第五互连层级介电层650内的第四金属通孔结构652和第五金属线结构658等。
可选地，可以在薄膜晶体管的下方、之上或与薄膜晶体管相同的层级处形成存储器单元150。在薄膜晶体管形成为二维周期阵列的实施例中，存储器单元150可以形成为存储器单元150的二维周期阵列。每个存储器单元150可以包括磁性隧道结、铁电隧道结、相变存储器材料或空位调制导电氧化物材料部分。此外，每个存储器单元150可以包括第一电极126(包括金属材料)和第二电极158(包括金属材料并且保护存储器单元150的下面的数据存储部分)。在第一电极126(即，底部电极)和第二电极158(即，顶部电极)之间提供存储器元件。
在说明性实例中，在存储器单元150包括磁性隧道结的实施例中，存储器单元150可以包括层堆叠件，该层堆叠件从底部至顶部包括第一电极126、促进上面的材料层的晶体生长的金属晶种层128、合成反铁磁体(SAF)结构140、隧穿阻挡层146、自由磁化层148和第二电极158。
共同参考图1至图8，根据本发明的各个实施例，提供了半导体结构，其包括：平坦绝缘间隔件层635，位于衬底8上方；半导体材料层810、薄膜晶体管(TFT)栅极介电层820和栅电极850，位于平坦绝缘间隔件层635上方；介电基质层830，位于半导体材料层810、TFT栅极介电层820和栅电极850上方；以及源极结构88S和漏极结构88D，垂直延伸穿过介电基质层830并且接触半导体材料层810的端部，其中，源极结构88S和漏极结构88D的每个包括在半导体材料层810的位于源极结构88S或漏极结构88D下面的端部内生成拉伸应力或压缩应力的金属衬垫(86S、186S、86D、186D)。
在一个实施例中，金属衬垫(86S、186S、86D、186D)在半导体材料层810的端部内引起压缩应力并且在半导体材料层810的端部之间引起拉伸应力。在一个实施例中，金属衬垫(86S、186S、86D、186D)在半导体材料层810的端部内引起拉伸应力并且在半导体材料层810的端部之间引起压缩应力。
在一个实施例中，源极结构88S和漏极结构88D的每个包括由金属衬垫(86S、186S、86D、186D)中的相应一个横向围绕的相应金属填充材料部分(87S或87D)。
在一个实施例中，半导体材料层810接触平坦绝缘间隔件层635的顶面；TFT栅极介电层820接触半导体材料层810的顶面；以及栅电极850接触TFT栅极介电层820的顶面。
在一个实施例中，栅电极850接触平坦绝缘间隔件层635的顶面；TFT栅极介电层820接触栅电极850的顶面；以及半导体材料层810接触TFT栅极介电层820的顶面。
根据本发明的方面，提供了半导体结构，其包括：平坦绝缘间隔件层635，位于衬底上方8；半导体材料层810，包括位于平坦绝缘间隔件层635上方的半导体材料、薄膜晶体管(TFT)栅极介电层820和栅电极850；介电基质层830，位于半导体材料层810、TFT栅极介电层820和栅电极850上方；以及源极结构88S和漏极结构88D，垂直延伸穿过介电基质层830并且接触半导体材料层810的端部，其中，半导体材料层810的端部包括掺杂剂原子并且与半导体材料层810的位于半导体材料层810的端部之间的沟道部分具有不同的晶格常数。
在一个实施例中，掺杂剂原子包括金属元素，并且掺杂剂原子的主要部分位于取代位点。在一个实施例中，源极结构88S和漏极结构88D的每个在包括半导体材料层810的顶面的水平面下方延伸并且接触半导体材料层810的相应侧壁，其可以是源极侧掺杂区域81S的侧壁或漏极侧掺杂区域81D的侧壁。
在一个实施例中，半导体结构包括：金属互连结构(诸如第三金属线结构638)，接触源极结构88S和漏极结构88D；以及至少一个存储器单元150，位于金属互连结构上。
图9是示出用于制造本发明的半导体器件的一般处理步骤的流程图。参考步骤910和图1，可以在衬底8上方形成平坦绝缘间隔件层635。参考步骤920以及图2A和图5A，可以在平坦绝缘间隔件层635上方形成半导体材料层810、薄膜晶体管(TFT)栅极介电层820和栅电极850的组合。参考步骤930以及图2A和图5A，可以在半导体材料层810、TFT栅极介电层820和栅电极850的组合上方形成介电基质层830。参考步骤940以及图2B和图5B，可以在半导体材料层810的端部上方形成穿过介电基质层830的源极侧通孔腔84S和漏极侧通孔腔84D。参考步骤950以及图2C至图2D、图3A至图3B、图4A至图4B、图5C至图5D、图6A至图6B、图7A至图7B和图8，通过改变半导体材料层810的端部的晶格常数，可以在半导体材料层810的端部之间生成机械应力。
本发明的各个实施例可以用于在半导体材料层810的沟道部分中生成压缩应力或拉伸应力。压缩应力或拉伸应力可以有利地用于增强薄膜晶体管的导通电流。通过改变半导体材料层的端部的晶格常数，可以在半导体材料层的端部之间生成机械应力。机械应力可增强半导体材料层的沟道部分中的电荷载流子的迁移率。增强薄膜晶体管的导通电流的应力类型可以基于半导体材料层810中的材料成分和主要晶体取向来确定。机械应力可以由源极结构88S和漏极结构88D中的金属衬垫(86S、186S、86D、186D)生成，或者可以通过半导体材料层810的端部(诸如源极侧掺杂区域81S和漏极侧掺杂区域81D)中的晶格常数的变化生成。
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成平坦绝缘间隔件层；在所述平坦绝缘间隔件层上方形成半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极的组合；在所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极的所述组合上方形成介电基质层；在所述半导体材料层的端部上方形成穿过所述介电基质层的源极侧通孔腔和漏极侧通孔腔；以及通过改变所述半导体材料层的所述端部的晶格常数在所述半导体材料层的所述端部之间生成机械应力。
在一些实施例中，改变所述半导体材料层的所述端部的所述晶格常数包括直接在所述半导体材料层的所述端部的物理暴露表面上沉积生成拉伸应力或压缩应力的金属衬垫层。在一些实施例中，所述金属衬垫层通过原子层沉积来沉积并且在所述半导体材料层的所述端部内引起压缩应力并且在所述半导体材料层的所述端部之间引起拉伸应力。在一些实施例中，所述金属衬垫层通过物理气相沉积来沉积并且在所述半导体材料层的所述端部内引起拉伸应力并且在所述半导体材料层的所述端部之间引起压缩应力。在一些实施例中，方法还包括：在所述源极侧通孔腔和所述漏极侧通孔腔的剩余体积中形成金属填充材料；以及从所述介电基质层之上去除所述金属填充材料和所述金属衬垫层的部分，其中，所述金属衬垫层的剩余部分和所述金属填充材料的剩余部分的每个连续组合包括源极结构或漏极结构。在一些实施例中，改变所述半导体材料层的所述端部的所述晶格常数包括将掺杂剂离子注入至所述半导体材料层的所述端部中。在一些实施例中，所述半导体材料层形成在所述平坦绝缘间隔件层的顶面上；所述薄膜晶体管栅极介电层形成在所述半导体金属氧化物材料层的顶面上；以及所述栅电极形成在所述平坦绝缘间隔件层上方。在一些实施例中，所述栅电极形成在所述平坦绝缘间隔件层的顶面上；所述薄膜晶体管栅极介电层形成在所述栅电极的顶面上；以及所述半导体材料层形成在所述薄膜晶体管栅极介电层上方。在一些实施例中，方法还包括：在所述源极侧通孔腔和所述漏极侧通孔腔中形成源极结构和漏极结构，其中，所述源极结构和所述漏极结构的每个包括所述金属衬垫层的部分；在所述源极结构和所述漏极结构上方形成金属互连结构；以及在所述金属互连结构上方形成至少一个存储器单元。在一些实施例中，方法还包括：在所述衬底上形成半导体器件；以及在所述半导体器件上方形成其中形成有金属互连结构的互连层级介电层，其中，所述平坦绝缘间隔件层形成在所述互连层级介电层上方。
本申请的另一些实施例提供了一种半导体结构，包括：平坦绝缘间隔件层，位于衬底上方；半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极，位于所述平坦绝缘间隔件层上方；介电基质层，位于所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极上方；以及源极结构和漏极结构，垂直延伸穿过所述介电基质层并且接触所述半导体材料层的端部，其中，所述源极结构和所述漏极结构的每个包括在所述半导体材料层的位于所述源极结构或所述漏极结构下面的端部内生成拉伸应力或压缩应力的金属衬垫。
在一些实施例中，所述金属衬垫在所述半导体材料层的所述端部内引起压缩应力并且在所述半导体材料层的所述端部之间引起拉伸应力。在一些实施例中，所述金属衬垫在所述半导体材料层的所述端部内引起拉伸应力并且在所述半导体材料层的所述端部之间引起压缩应力。在一些实施例中，所述源极结构和所述漏极结构的每个包括由所述金属衬垫中的相应一个横向围绕的相应金属填充材料部分。在一些实施例中，所述半导体材料层接触所述平坦绝缘间隔件层的顶面；所述薄膜晶体管栅极介电层接触所述半导体金属氧化物材料层的顶面；以及所述栅电极接触所述薄膜晶体管栅极介电层的顶面。在一些实施例中，所述栅电极接触所述平坦绝缘间隔件层的顶面；所述薄膜晶体管栅极介电层接触所述栅电极的顶面；以及所述半导体材料层接触所述薄膜晶体管栅极介电层的顶面。
本申请的又一些实施例提供了一种半导体结构，包括：平坦绝缘间隔件层，位于衬底上方；半导体材料层，包括位于所述平坦绝缘间隔件层上方的半导体材料、薄膜晶体管(TFT)栅极介电层和栅电极；介电基质层，位于所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极上方；以及源极结构和漏极结构，垂直延伸穿过所述介电基质层并且接触所述半导体材料层的端部，其中，所述半导体材料层的所述端部包括掺杂剂原子并且与所述半导体材料层的位于所述半导体材料层的所述端部之间的沟道部分具有不同的晶格常数。
在一些实施例中，所述掺杂剂原子包括金属元素，并且所述掺杂剂原子的主要部分位于取代位点。在一些实施例中，所述源极结构和所述漏极结构的每个在包括所述半导体材料层的顶面的水平面下方延伸并且接触所述半导体材料层的相应侧壁。在一些实施例中，半导体结构还包括：金属互连结构，接触所述源极结构和所述漏极结构；以及至少一个存储器单元，位于所述金属互连结构上。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底上方形成平坦绝缘间隔件层；
在所述平坦绝缘间隔件层上方形成半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极的组合；
在所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极的所述组合上方形成介电基质层；
在所述半导体材料层的端部上方形成穿过所述介电基质层的源极侧通孔腔和漏极侧通孔腔；以及
通过改变所述半导体材料层的所述端部的晶格常数在所述半导体材料层的所述端部之间生成机械应力。
2.根据权利要求1所述的方法，其中，改变所述半导体材料层的所述端部的所述晶格常数包括直接在所述半导体材料层的所述端部的物理暴露表面上沉积生成拉伸应力或压缩应力的金属衬垫层。
3.根据权利要求2所述的方法，其中，所述金属衬垫层通过原子层沉积来沉积并且在所述半导体材料层的所述端部内引起压缩应力并且在所述半导体材料层的所述端部之间引起拉伸应力。
4.根据权利要求2所述的方法，其中，所述金属衬垫层通过物理气相沉积来沉积并且在所述半导体材料层的所述端部内引起拉伸应力并且在所述半导体材料层的所述端部之间引起压缩应力。
5.根据权利要求2所述的方法，还包括：
在所述源极侧通孔腔和所述漏极侧通孔腔的剩余体积中形成金属填充材料；以及
从所述介电基质层之上去除所述金属填充材料和所述金属衬垫层的部分，其中，所述金属衬垫层的剩余部分和所述金属填充材料的剩余部分的每个连续组合包括源极结构或漏极结构。
6.根据权利要求1所述的方法，其中，改变所述半导体材料层的所述端部的所述晶格常数包括将掺杂剂离子注入至所述半导体材料层的所述端部中。
7.根据权利要求1所述的方法，其中：
所述半导体材料层形成在所述平坦绝缘间隔件层的顶面上；
所述薄膜晶体管栅极介电层形成在所述半导体金属氧化物材料层的顶面上；以及
所述栅电极形成在所述平坦绝缘间隔件层上方。
8.根据权利要求1所述的方法，其中：
所述栅电极形成在所述平坦绝缘间隔件层的顶面上；
所述薄膜晶体管栅极介电层形成在所述栅电极的顶面上；以及
所述半导体材料层形成在所述薄膜晶体管栅极介电层上方。
9.一种半导体结构，包括：
平坦绝缘间隔件层，位于衬底上方；
半导体材料层、薄膜晶体管(TFT)栅极介电层和栅电极，位于所述平坦绝缘间隔件层上方；
介电基质层，位于所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极上方；以及
源极结构和漏极结构，垂直延伸穿过所述介电基质层并且接触所述半导体材料层的端部，其中，所述源极结构和所述漏极结构的每个包括在所述半导体材料层的位于所述源极结构或所述漏极结构下面的端部内生成拉伸应力或压缩应力的金属衬垫。
10.一种半导体结构，包括：
平坦绝缘间隔件层，位于衬底上方；
半导体材料层，包括位于所述平坦绝缘间隔件层上方的半导体材料、薄膜晶体管(TFT)栅极介电层和栅电极；
介电基质层，位于所述半导体材料层、所述薄膜晶体管栅极介电层和所述栅电极上方；以及
源极结构和漏极结构，垂直延伸穿过所述介电基质层并且接触所述半导体材料层的端部，其中，所述半导体材料层的所述端部包括掺杂剂原子并且与所述半导体材料层的位于所述半导体材料层的所述端部之间的沟道部分具有不同的晶格常数。
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