CN115188321A - 像素电路及显示面板 - Google Patents

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CN115188321A CN202210840784.3A CN202210840784A CN115188321A CN 115188321 A CN115188321 A CN 115188321A CN 202210840784 A CN202210840784 A CN 202210840784A CN 115188321 A CN115188321 A CN 115188321A
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吴伊
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Abstract

本申请公开了一种像素电路及显示面板，该像素电路包括驱动单元、发光控制单元、复位单元、第一初始化单元、第二初始化单元、写入单元、第一存储单元、第二存储单元以及发光单元，通过复位单元、第一初始化单元以及第二初始化单元对驱动单元的对应端电位进行初始化，以及第一初始化单元、第二初始化单元对驱动单元的对应端电位进行补偿，可以消除驱动单元的阈值电压对发光电流的影响，即在驱动单元的阈值电压漂移时可以保持流经驱动单元的发光电流恒定，进而提高了显示面板的亮度均一性。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
显示面板中每个像素包括驱动晶体管、发光器件以及至少一个开关晶体管，其中，驱动晶体管主要用于控制流经发光器件的发光电流，至少一个开关晶体管主要用于配置驱动晶体管的栅源电压。
然而，由于工艺差异变化，随时间推移，驱动晶体管的栅极电压受应力不同，使得显示面板内各驱动晶体管的阈值电压存在差异。由于各像素电路的发光亮度与驱动电流的大小成正比，驱动晶体管的阈值电压差异也将导致发光亮度的差异，进而导致显示面板的亮度均一性降低。
发明内容
本申请提供一种像素电路及显示面板，以缓解驱动单元的阈值电压漂移致使发光电流不稳定的技术问题。
第一方面，本申请提供一种像素电路，该像素电路包括驱动单元、发光控制单元、复位单元、第一初始化单元、第二初始化单元、写入单元、第一存储单元、第二存储单元以及发光单元，发光控制单元的一端与正电源线连接，发光控制单元的另一端与驱动单元的一端连接，发光控制单元的控制端与发光控制线连接；复位单元的一端与负电源线连接，复位单元的另一端与驱动单元的第一控制端连接，复位单元的控制端与复位线连接；第一初始化单元的一端与复位单元的另一端连接，第一初始化单元的另一端与驱动单元的另一端连接，第一初始化单元的控制端与感测控制线连接；第二初始化单元的一端与参考电压线连接，第二初始化单元的另一端与驱动单元的第二控制端连接，第二初始化单元的控制端与感测控制线连接；写入单元的一端与数据线连接，写入单元的另一端与驱动晶体管的另一端连接，写入单元的控制端与扫描线连接；第一存储单元的一端与驱动单元的第一控制端连接，第一存储单元的另一端与驱动单元的另一端连接；第二存储单元的一端与驱动单元的第二控制端连接，第二存储单元的另一端与驱动单元的另一端连接；发光单元的一端与驱动单元的另一端连接，发光单元的另一端与负电源线连接。
在其中一些实施方式中，驱动单元包括驱动晶体管，驱动晶体管的漏极/源极中的一个与发光控制单元的另一端连接，驱动晶体管的漏极/源极中的另一个与第一初始化单元的另一端、第一存储单元的另一端、第二存储单元的另一端以及写入单元的另一端连接，驱动晶体管的顶栅与复位单元的另一端、第一初始化单元的一端以及第一存储单元的一端连接，驱动晶体管的底栅与第二初始化单元的另一端、第二存储单元的一端连接。
在其中一些实施方式中，复位单元包括复位晶体管，复位晶体管的漏极/源极中的一个与负电源线连接，复位晶体管的漏极/源极中的另一个与驱动晶体管的顶栅连接，复位晶体管的栅极与复位线连接；发光单元包括发光器件，发光器件的阳极与驱动晶体管的漏极/源极中的另一个连接，发光器件的阴极与负电源线连接。
在其中一些实施方式中，第一初始化单元包括第一初始化晶体管，第一初始化晶体管的漏极/源极中的一个与复位晶体管的漏极/源极中的另一个连接，第一初始化晶体管的漏极/源极中的另一个与驱动晶体管的漏极/源极中的另一个连接，第一初始化晶体管的栅极与感测控制线连接；第二初始化单元包括第二初始化晶体管，第二初始化晶体管的漏极/源极中的一个与参考电压线连接，第二初始化晶体管的漏极/源极中的另一个与驱动晶体管的底栅连接，第二初始化晶体管的栅极与感测控制线连接。
在其中一些实施方式中，写入单元包括写入晶体管，写入晶体管的漏极/源极中的一个与数据线连接，写入晶体管的漏极/源极中的另一个与驱动晶体管的漏极/源极中的另一个连接，写入晶体管的栅极与扫描线连接；发光控制单元包括发光控制晶体管，发光控制晶体管的漏极/源极中的一个与正电源线连接，发光控制晶体管的漏极/源极中的另一个与驱动晶体管的漏极/源极中的一个连接，发光控制晶体管的栅极与发光控制线连接；第一存储单元包括第一存储电容，第一存储电容的一端与驱动晶体管的顶栅连接，第一存储电容的另一端与驱动晶体管的漏极/源极中的另一个连接；第二存储单元包括第二存储电容，第二存储电容的一端与驱动晶体管的底栅连接，第二存储电容的另一端与驱动晶体管的漏极/源极中的另一个连接。
在其中一些实施方式中，驱动晶体管、写入晶体管、复位晶体管、第一初始化晶体管、第二初始化晶体管以及发光控制晶体管中的至少一个为N沟道型氧化物薄膜晶体管。
在其中一些实施方式中，写入单元的工作周期与第一初始化单元的工作周期在时序上相互独立。
在其中一些实施方式中，像素电路在一帧中的工作阶段包括在时间上先后设置的初始化阶段、补偿阶段、写入阶段以及发光阶段；其中，在初始化阶段中，复位单元、第一初始化单元以及第二初始化单元均处于工作状态。
在其中一些实施方式中，在补偿阶段中，复位单元处于非工作状态，第一初始化单元、第二初始化单元均处于工作状态；在写入阶段中，写入单元处于工作状态，且第一初始化单元处于非工作状态。
第二方面，本申请提供一种显示面板，该显示面板包括多个上述至少一实施方式中的像素电路，其中，多个写入单元在一帧的写入阶段中逐行打开，多个发光单元在一帧的发光阶段中同时发光。
本申请提供的像素电路及显示面板，通过复位单元、第一初始化单元以及第二初始化单元对驱动单元的对应端电位进行初始化，以及第一初始化单元、第二初始化单元对驱动单元的对应端电位进行补偿，可以消除驱动单元的阈值电压对发光电流的影响，即在驱动单元的阈值电压漂移时可以保持流经驱动单元的发光电流恒定，进而提高了显示面板的亮度均一性。
又，复位单元的一端、发光单元的另一端可以共用同一负电源线，能够减少像素电路所需信号传输线的数量。
又，第一初始化单元的控制端、第二初始化单元的控制端可以共用同一感测控制线，能够进一步地减少像素电路所需信号传输线的数量。
又，由于本申请提供的像素电路仅在写入单元的控制端采用了一组扫描线，减少了扫描线的使用数量，能够减少显示面板中栅极驱动电路或者GOA电路的数量或者面积，有利于窄边框的实现。
又，显示面板可以在一帧的写入阶段中逐行进行充电，在一帧的发光阶段中所有发光单元同时进行发光，可以实现全局发光。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的像素电路的结构示意图。
图2为图1所示像素电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
有鉴于上述提及的像素电路中驱动单元的阈值电压漂移致使发光电流不稳定的技术问题，本实施例提供了一种像素电路，请参阅图1、图2，如图1所示，该像素电路包括驱动单元40，该驱动单元40用于控制像素电路的发光电流，进而控制像素电路的发光亮度。
在其中一个实施例中，驱动单元40包括驱动晶体管T1，驱动晶体管T1的漏极/源极中的一个与发光控制单元20的另一端连接，驱动晶体管T1的漏极/源极中的另一个与第一初始化单元50的另一端、第一存储单元70的另一端、第二存储单元80的另一端以及写入单元60的另一端连接，驱动晶体管T1的顶栅与复位单元10的另一端、第一初始化单元50的一端以及第一存储单元70的一端连接，驱动晶体管T1的底栅与第二初始化单元30的另一端、第二存储单元80的一端连接。
需要进行说明的是，该驱动晶体管T1为双栅型薄膜晶体管。该驱动晶体管T1用于控制像素电路的发光电流，进而控制像素电路的发光亮度。
在其中一个实施例中，像素电路还包括发光控制单元20，发光控制单元20的一端与正电源线连接，发光控制单元20的另一端与驱动单元40的一端连接，发光控制单元20的控制端与发光控制线连接。
需要进行说明的是，上述发光控制单元20用于控制传输发光电流的发光路径是否导通。其中，在发光路径导通的情况下，发光电流才有可能流经驱动单元40；在发光路径不导通的情况下，发光电流是不流经驱动单元40的。
在其中一个实施例中，发光控制单元20包括发光控制晶体管T6，发光控制晶体管T6的漏极/源极中的一个与正电源线连接，发光控制晶体管T6的漏极/源极中的另一个与驱动晶体管T1的漏极/源极中的一个连接，发光控制晶体管T6的栅极与发光控制线连接。
需要进行说明的是，上述发光控制晶体管T6用于控制传输发光电流的发光路径是否导通。
在其中一个实施例中，像素电路还包括复位单元10，复位单元10的一端与负电源线连接，复位单元10的另一端与驱动单元40的第一控制端连接，复位单元10的控制端与复位线连接。
需要进行说明的是，复位单元10不仅用于初始化驱动单元40的第一控制端的电位，还用于通过第一初始化单元50初始化驱动单元40的另一端的电位。
在其中一个实施例中，复位单元10包括复位晶体管T2，复位晶体管T2的漏极/源极中的一个与负电源线连接，复位晶体管T2的漏极/源极中的另一个与驱动晶体管T1的顶栅连接，复位晶体管T2的栅极与复位线连接。
需要进行说明的是，复位晶体管T2不仅用于初始化驱动晶体管T1的顶栅的电位，还用于通过第一初始化晶体管T3初始化驱动晶体管T1的源极电位。
在其中一个实施例中，像素电路还包括第一初始化单元50，第一初始化单元50的一端与复位单元10的另一端连接，第一初始化单元50的另一端与驱动单元40的另一端连接，第一初始化单元50的控制端与感测控制线连接。
需要进行说明的是，第一初始化单元50可以借助于复位单元10对驱动单元40的另一端的电位进行初始化。
在其中一个实施例中，第一初始化单元50包括第一初始化晶体管T3，第一初始化晶体管T3的漏极/源极中的一个与复位晶体管T2的漏极/源极中的另一个连接，第一初始化晶体管T3的漏极/源极中的另一个与驱动晶体管T1的漏极/源极中的另一个连接，第一初始化晶体管T3的栅极与感测控制线连接。
需要进行说明的是，第一初始化晶体管T3可以借助于复位晶体管T2对驱动晶体管T1的漏极/源极中的另一个的电位进行初始化。
在其中一个实施例中，像素电路还包括第二初始化单元30，第二初始化单元30的一端与参考电压线连接，第二初始化单元30的另一端与驱动单元40的第二控制端连接，第二初始化单元30的控制端与感测控制线连接。
需要进行说明的是，第二初始化单元30可以对驱动单元40的第二控制端的电位进行初始化及补偿，以消除阈值电压的变化影响发光电流的不稳定性。
在其中一个实施例中，第二初始化单元30包括第二初始化晶体管T4，第二初始化晶体管T4的漏极/源极中的一个与参考电压线连接，第二初始化晶体管T4的漏极/源极中的另一个与驱动晶体管T1的底栅连接，第二初始化晶体管T4的栅极与感测控制线连接。
需要进行说明的是，第二初始化晶体管T4可以对驱动晶体管T1的底栅电位进行初始化及补偿，以消除阈值电压的变化影响发光电流的不稳定性。
在其中一个实施例中，像素电路还包括写入单元60，写入单元60的一端与数据线连接，写入单元60的另一端与驱动晶体管T1的另一端连接，写入单元60的控制端与扫描线连接。
需要进行说明的是，本申请中的像素电路仅在写入单元60的控制端采用了一组扫描线，减少了扫描线的使用数量，可以减少栅极驱动电路的数量、结构复杂程度或者占用面积，进而减少边框占空空间，有利于实现窄边框。
另外，数据线提供的数据信号Data仅需传输至驱动单元40的另一端，而无需传输至驱动单元40的第一控制端和/或第二控制端，提高了传输效率并减少了传输损耗。
在其中一个实施例中，写入单元60包括写入晶体管T5，写入晶体管T5的漏极/源极中的一个与数据线连接，写入晶体管T5的漏极/源极中的另一个与驱动晶体管T1的漏极/源极中的另一个连接，写入晶体管T5的栅极与扫描线连接。
需要进行说明的是，本申请中的像素电路仅在写入晶体管T5的栅极采用了一组扫描线，减少了扫描线的使用数量，可以减少栅极驱动电路的数量、结构复杂程度或者占用面积，进而减少边框占空空间，有利于实现窄边框。
另外，数据线提供的数据信号Data仅需传输至驱动晶体管T1的漏极/源极中的一个，而无需传输至驱动晶体管T1的顶栅和/或底栅，提高了传输效率并减少了传输损耗。
在其中一个实施例中，像素电路还包括第一存储单元70，第一存储单元70的一端与驱动单元40的第一控制端连接，第一存储单元70的另一端与驱动单元40的另一端连接。
需要进行说明的是，第一存储单元70用于在发光阶段中为驱动单元40的第一控制端提供所需要的电位，以得到对应的发光电流。
在其中一个实施例中，第一存储单元70包括第一存储电容C1，第一存储电容C1的一端与驱动晶体管T1的顶栅连接，第一存储电容C1的另一端与驱动晶体管T1的漏极/源极中的另一个连接。
需要进行说明的是，第一存储电容C1用于在发光阶段中为驱动晶体管T1的顶栅提供所需要的电位，以得到对应的发光电流。
在其中一个实施例中，像素电路还包括第二存储单元80，第二存储单元80的一端与驱动单元40的第二控制端连接，第二存储单元80的另一端与驱动单元40的另一端连接。
需要进行说明的是，第二存储单元80用于在发光阶段中为驱动单元40的第二控制端提供所需要的电位，以得到对应的发光电流。
在其中一个实施例中，第二存储单元80包括第二存储电容C2，第二存储电容C2的一端与驱动晶体管T1的底栅连接，第二存储电容C2的另一端与驱动晶体管T1的漏极/源极中的另一个连接。
需要进行说明的是，第二存储电容C2用于在发光阶段中为驱动晶体管T1的底栅提供所需要的电位，以得到对应的发光电流。
在其中一个实施例中，像素电路还包括发光单元90，发光单元90的一端与驱动单元40的另一端连接，发光单元90的另一端与负电源线连接。
需要进行说明的是，该发光单元90可以包括一个或者多个发光器件D1，多个发光器件D1可以是串联和/或并联。
在其中一个实施例中，发光单元90包括发光器件D1，发光器件D1的阳极与驱动晶体管T1的漏极/源极中的另一个连接，发光器件D1的阴极与负电源线连接。
需要进行说明的是，每个发光器件D1可以是有机发光二极管、迷你发光二极管、微发光二极管或者量子点发光二极管中的任一种。
可以理解的是，本实施例提供的上述像素电路，通过复位单元10、第一初始化单元50以及第二初始化单元30对驱动单元40的对应端电位进行初始化，以及第一初始化单元50、第二初始化单元30对驱动单元40的对应端电位进行补偿，可以消除驱动单元40的阈值电压对发光电流的影响，即在驱动单元40的阈值电压漂移时可以保持流经驱动单元40的发光电流恒定，进而提高了显示面板的亮度均一性。
又，复位单元10的一端、发光单元90的另一端可以共用同一负电源线，能够减少像素电路所需信号传输线的数量。
又，第一初始化单元50的控制端、第二初始化单元30的控制端可以共用同一感测控制线，能够进一步地减少像素电路所需信号传输线的数量。
在其中一个实施例中，驱动晶体管T1、写入晶体管T5、复位晶体管T2、第一初始化晶体管T3、第二初始化晶体管T4以及发光控制晶体管T6中的至少一个为N沟道型氧化物薄膜晶体管，具体还可以为铟镓锌氧化物薄膜晶体管。
需要进行说明的是，由于上述各晶体管采用了N沟道型氧化物薄膜晶体管，相较于非晶硅薄膜晶体管而言具有更高的迁移率，制备完成后的均一性也比低温多晶硅薄膜晶体管高，因此，也更适用于大尺寸的显示产品中。而且，N沟道型氧化物薄膜晶体管在防漏电方面具有更好的优势，也更有利于实现低频显示。
在其中一个实施例中，驱动晶体管T1、写入晶体管T5、复位晶体管T2、第一初始化晶体管T3、第二初始化晶体管T4以及发光控制晶体管T6中的至少一个为P沟道型多晶硅薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。
需要进行说明的是，上述各晶体管也可以采用P沟道型多晶硅薄膜晶体管，由于多晶硅薄膜晶体管具有更好的动态性能，因此，有利于提高像素电路的整体动态性能。
需要进行说明的是，上述的扫描线用于传输扫描信号Gn。数据线用于传输数据信号Data。正电源线用于传输电源正信号VDD，负电源线用于传输负电源信号，电源正信号VDD的电位高于电源负信号VSS的电位。感测控制线用于传输感测控制信号Sense。参考电压线用于传输参考电压信号Vref。复位线用于传输复位信号Reset。发光控制线用于传输发光控制信号EM。
图2为图1所示像素电路的时序示意图，如图2所示，上述像素电路的工作阶段可以包括以下阶段：
初始化阶段P10：复位信号Reset、感测控制信号Sense处于高电位，复位晶体管T2、第一初始化晶体管T3、第二初始化晶体管T4打开或者导通，分别对驱动晶体管T1的顶栅即G点、底栅即B点、源极即S点进行复位，此时，发光器件D1不发光。
补偿阶段P20：感测控制信号Sense保持高电位，第一初始化晶体管T3、第二初始化晶体管T4打开或者导通，对驱动晶体管T1的源极、两个栅极进行充电，由于复位晶体管T2处于关闭状态，第一初始化晶体管T3的打开或者导通可以使得驱动晶体管T1的顶栅与源极之间的电位Vgs为0V。因此，本阶段结束后，驱动晶体管T1的栅源压差即Vgs’＝Vgs(0v)+E*Vbs＝Vth，则有E*Vbs＝Vth。其中，Vbs为驱动晶体管T1的底栅与源极之间的电压；E为系数，其大小取决于顶栅和底栅之间的电容差。
写入阶段P30：感测控制信号Sense处于低电位，复位信号Reset处于高电位，此时G点的电位Vg为电源负信号VSS的电位即VSS，显示面板中的扫描信号G1-扫描信号Gn依次逐行打开对应的像素电路，将数据信号Data写入至S点。
此时，驱动晶体管T1的顶栅与源极之间的电位Vgs＝VSS-VData，Vbs维持Vth/E不变，则有Vgs’＝Vgs+E*Vbs＝Vref-VData+Vth。其中，VData为数据信号Data的电位，Vref为参考电压信号Vref的电位，Vth为驱动晶体管T1的阈值电压。
发光阶段P40：复位信号Reset、感测控制信号Sense、扫描信号Gn处于低电位，发光控制信号EM处于高电位，复位晶体管T2、第一初始化晶体管T3、第二初始化晶体管T4、写入晶体管T5均关闭或者截止，发光控制晶体管T6、驱动晶体管T1打开或者导通，对S点进行充电；流经发光器件D1的发光电流I＝k(Vgs’-Vth)^2＝k(Vref-Vdata)^2，此时发光电流I与驱动晶体管T1的阈值电压即Vth无关，实现了对驱动晶体管T1的阈值电压漂移的补偿功能，提升了显示产品的显示效果。
其中，感测控制信号Sense的上升沿可以与复位信号Reset的第一个上升沿同步，感测控制信号Sense的下降沿可以与复位信号Reset的第二个上升沿同步。
在其中一个实施例中，写入单元60的工作周期与第一初始化单元50的工作周期在时序上相互独立。
需要进行说明的是，本申请中的各工作周期为对应的各单元处于导通状态的时间段，例如，写入单元60的工作周期为写入单元60处于导通状态的各时间段，或者写入晶体管T5处于打开或者导通状态的时间段。可以理解的是，如此可以确保数据信号Data写入至所需的S点而非G点。
在其中一个实施例中，像素电路在一帧中的工作阶段包括在时间上先后设置的初始化阶段、补偿阶段、写入阶段以及发光阶段；其中，在初始化阶段中，复位单元10、第一初始化单元50以及第二初始化单元30均处于工作状态。
需要进行说明的是，如此可以对驱动单元40的第一控制端、驱动单元40的另一端以及驱动单元40的第二控制端的各电位进行初始化，以为驱动单元40的阈值电压漂移的消除提供基础条件。
在其中一个实施例中，在补偿阶段中，复位单元10处于非工作状态，第一初始化单元50、第二初始化单元30均处于工作状态；在写入阶段中，写入单元60处于工作状态，且第一初始化单元50处于非工作状态。
需要进行说明的是，本申请中的非工作状态即为对应的各单元处于关闭状态或者截止状态，例如，复位单元10处于非工作状态即为复位单元10的一端与复位单元10的另一端之间处于断开状态，也就是说，此时复位晶体管T2处于关闭状态或者截止状态。
可以理解的是，在补偿阶段中，复位单元10处于非工作状态，第一初始化单元50处于工作状态可以使得驱动单元40的第一控制端与驱动单元40的另一端之间的电位差为0，以实现对驱动单元40的对应端的电位进行补偿。
在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括多个上述至少一实施方式中的像素电路，其中，多个写入单元60在一帧的写入阶段中逐行打开，多个发光单元90在一帧的发光阶段中同时发光。
可以理解的是，本实施例提供的显示面板，通过复位单元10、第一初始化单元50以及第二初始化单元30对驱动单元40的对应端电位进行初始化，以及第一初始化单元50、第二初始化单元30对驱动单元40的对应端电位进行补偿，可以消除驱动单元40的阈值电压对发光电流的影响，即在驱动单元40的阈值电压漂移时可以保持流经驱动单元40的发光电流恒定，进而提高了显示面板的亮度均一性。
又，复位单元10的一端、发光单元90的另一端可以共用同一负电源线，能够减少像素电路所需信号传输线的数量。
又，第一初始化单元50的控制端、第二初始化单元30的控制端可以共用同一感测控制线，能够进一步地减少像素电路所需信号传输线的数量。
又，由于本实施例提供的像素电路仅在写入单元60的控制端采用了一组扫描线，减少了扫描线的使用数量，能够减少显示面板中栅极驱动电路或者GOA电路的数量或者面积，有利于窄边框的实现。
又，显示面板可以在一帧的写入阶段中逐行进行充电，在一帧的发光阶段中所有发光单元90同时进行发光，可以实现全局发光。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种像素电路，其特征在于，包括：
驱动单元；
发光控制单元，所述发光控制单元的一端与正电源线连接，所述发光控制单元的另一端与所述驱动单元的一端连接，所述发光控制单元的控制端与发光控制线连接；
复位单元，所述复位单元的一端与负电源线连接，所述复位单元的另一端与所述驱动单元的第一控制端连接，所述复位单元的控制端与复位线连接；
第一初始化单元，所述第一初始化单元的一端与所述复位单元的另一端连接，所述第一初始化单元的另一端与所述驱动单元的另一端连接，所述第一初始化单元的控制端与感测控制线连接；
第二初始化单元，所述第二初始化单元的一端与参考电压线连接，所述第二初始化单元的另一端与所述驱动单元的第二控制端连接，所述第二初始化单元的控制端与所述感测控制线连接；
写入单元，所述写入单元的一端与数据线连接，所述写入单元的另一端与所述驱动晶体管的另一端连接，所述写入单元的控制端与扫描线连接；
第一存储单元，所述第一存储单元的一端与所述驱动单元的第一控制端连接，所述第一存储单元的另一端与所述驱动单元的另一端连接；
第二存储单元，所述第二存储单元的一端与所述驱动单元的第二控制端连接，所述第二存储单元的另一端与所述驱动单元的另一端连接；以及
发光单元，所述发光单元的一端与所述驱动单元的另一端连接，所述发光单元的另一端与所述负电源线连接。
2.根据权利要求1所述的像素电路，其特征在于，所述驱动单元包括驱动晶体管，所述驱动晶体管的漏极/源极中的一个与所述发光控制单元的另一端连接，所述驱动晶体管的漏极/源极中的另一个与所述第一初始化单元的另一端、所述第一存储单元的另一端、所述第二存储单元的另一端以及所述写入单元的另一端连接，所述驱动晶体管的顶栅与所述复位单元的另一端、所述第一初始化单元的一端以及所述第一存储单元的一端连接，所述驱动晶体管的底栅与所述第二初始化单元的另一端、所述第二存储单元的一端连接。
3.根据权利要求2所述的像素电路，其特征在于，所述复位单元包括复位晶体管，所述复位晶体管的漏极/源极中的一个与所述负电源线连接，所述复位晶体管的漏极/源极中的另一个与所述驱动晶体管的顶栅连接，所述复位晶体管的栅极与所述复位线连接；
所述发光单元包括发光器件，所述发光器件的阳极与所述驱动晶体管的漏极/源极中的另一个连接，所述发光器件的阴极与所述负电源线连接。
4.根据权利要求3所述的像素电路，其特征在于，所述第一初始化单元包括第一初始化晶体管，所述第一初始化晶体管的漏极/源极中的一个与所述复位晶体管的漏极/源极中的另一个连接，所述第一初始化晶体管的漏极/源极中的另一个与所述驱动晶体管的漏极/源极中的另一个连接，所述第一初始化晶体管的栅极与所述感测控制线连接；
所述第二初始化单元包括第二初始化晶体管，所述第二初始化晶体管的漏极/源极中的一个与所述参考电压线连接，所述第二初始化晶体管的漏极/源极中的另一个与所述驱动晶体管的底栅连接，所述第二初始化晶体管的栅极与所述感测控制线连接。
5.根据权利要求4所述的像素电路，其特征在于，所述写入单元包括写入晶体管，所述写入晶体管的漏极/源极中的一个与所述数据线连接，所述写入晶体管的漏极/源极中的另一个与所述驱动晶体管的漏极/源极中的另一个连接，所述写入晶体管的栅极与所述扫描线连接；
所述发光控制单元包括发光控制晶体管，所述发光控制晶体管的漏极/源极中的一个与所述正电源线连接，所述发光控制晶体管的漏极/源极中的另一个与所述驱动晶体管的漏极/源极中的一个连接，所述发光控制晶体管的栅极与所述发光控制线连接；
所述第一存储单元包括第一存储电容，所述第一存储电容的一端与所述驱动晶体管的顶栅连接，所述第一存储电容的另一端与所述驱动晶体管的漏极/源极中的另一个连接；
所述第二存储单元包括第二存储电容，所述第二存储电容的一端与所述驱动晶体管的底栅连接，所述第二存储电容的另一端与所述驱动晶体管的漏极/源极中的另一个连接。
6.根据权利要求5所述的像素电路，其特征在于，所述驱动晶体管、所述写入晶体管、所述复位晶体管、所述第一初始化晶体管、所述第二初始化晶体管以及所述发光控制晶体管中的至少一个为N沟道型氧化物薄膜晶体管。
7.根据权利要求1所述的像素电路，其特征在于，所述写入单元的工作周期与所述第一初始化单元的工作周期在时序上相互独立。
8.根据权利要求1至7任一项所述的像素电路，其特征在于，所述像素电路在一帧中的工作阶段包括在时间上先后设置的初始化阶段、补偿阶段、写入阶段以及发光阶段；
其中，在所述初始化阶段中，所述复位单元、所述第一初始化单元以及第二初始化单元均处于工作状态。
9.根据权利要求8所述的像素电路，其特征在于，在所述补偿阶段中，所述复位单元处于非工作状态，所述第一初始化单元、第二初始化单元均处于工作状态；
在所述写入阶段中，所述写入单元处于工作状态，且所述第一初始化单元处于非工作状态。
10.一种显示面板，其特征在于，包括多个如权利要求1至9任一项所述的像素电路，其中，多个所述写入单元在一帧的写入阶段中逐行打开，多个所述发光单元在一帧的发光阶段中同时发光。
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