CN115172379A - 三维存储器及其制备方法 - Google Patents
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Abstract
本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体；以及从第二衬底远离叠层结构的一侧处理第二衬底，在第二衬底与栅极间隙结构的栅极间隙对应的位置形成开口，通过在开口中填充半导体材料或者在开口的内壁形成半导体层、并在开口的内部填充绝缘材料，形成源极触点，其中源极触点与栅极间隙结构在叠层结构的堆叠方向上的投影至少部分交叠。
Description
分案申请声明
本申请是2021年4月21日递交的发明名称为“三维存储器及其制备方法”、申请号为202110428154.0的中国发明专利申请的分案申请。
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。
背景技术
在传统的三维存储器的制备工艺中，存储阵列的叠层结构构建在衬底(例如，硅晶片)上，并且随着堆叠层数的增加，三维存储器包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(TEOS)层)变得越来越复杂。当多个层堆叠时，应力可能在晶片中累积并导致上述介质薄膜层形变。
此外，诸如刻蚀、填充和热处理等三维存储器制备工艺的热影响还可能进一步加剧介质薄膜层形变的问题，从而可能会导致存储器件的结构不稳定，产生例如翘曲等问题，进一步地，还导致***电路芯片无法实现小型化，以及出现电性能下降等问题。当介质薄膜层的形变超过一定限度时，最终可能导致晶片发生弯曲或者无法在机台中进行相应制程。随着堆叠层数的增加，由于应力等因素的影响，使得上沟道孔和下沟道孔很难对准，上、下沟道孔的套刻精度(OVL)可能存在偏移，因此在进行深孔刻蚀时会破坏上、下沟道孔的结合处的功能层，从而影响制备的三维存储器的电性能。
发明内容
本申请提供了一种可至少部分解决现有技术中存在的上述问题或其他问题的三维存储器及其制备方法。
本申请一方面提供了一种制备三维存储器的方法，所述方法包括：制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体；以及从所述第二衬底远离叠层结构的一侧处理所述第二衬底，在所述第二衬底与所述栅极间隙结构的栅极间隙对应的位置形成开口，通过在所述开口中填充半导体材料或者在所述开口的内壁形成半导体层、并在所述开口的内部填充绝缘材料，形成源极触点，其中，所述源极触点与所述栅极间隙结构在所述叠层结构的堆叠方向上的投影至少部分交叠。
在本申请的一个实施方式中，所述方法还包括：在形成所述中间体之后，提供第一衬底，将所述第一衬底的第一面与所述中间体结合；以及在所述第一衬底的、与所述第一面相对的第二面上形成***电路。
在本申请的一个实施方式中，提供第一衬底，将所述第一衬底的第一面与所述中间体结合包括：提供包括基体和单晶硅层的绝缘体上硅；以及将所述绝缘体上硅的靠近所述基体的表面与所述中间体结合。
在本申请的一个实施方式中，在所述第一衬底的、与所述第一面相对的第二面上形成***电路之前，所述方法还包括：在所述第一衬底的第一面与所述中间体结合后，去除所述绝缘体上硅的所述基体以得到独立的所述单晶硅层，并在所述单晶硅层的表面上形成所述***电路。
在本申请的一个实施方式中，制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体包括：在第二衬底上形成包括多个栅极层的叠层结构；形成贯穿所述叠层结构的沟道结构；形成与所述沟道结构具有间距的栅极间隙结构；以及修整所述叠层结构的边缘以形成通过所述栅极层与所述沟道结构相连的阶梯结构。
在本申请的一个实施方式中，所述第二衬底包括远离所述叠层结构的基底，以及在所述基底上依次形成的第一掺杂层、牺牲叠层和第二掺杂层，其中，所述牺牲叠层包括依次设置的介质层、牺牲层和介质层。
在本申请的一个实施方式中，所述沟道结构延伸至所述第一掺杂层，并包括沟道孔和依次形成在所述沟道孔的内壁上的功能层和沟道层，其特征在于，在所述第一衬底的与靠近所述基体的表面相对的面上形成***电路之后，所述方法还包括：从所述第二衬底的远离所述叠层结构的一侧处理所述第二衬底，以去除所述基底，并在所述第一掺杂层的与所述栅极间隙对应的位置形成开口；经由所述开口去除所述牺牲叠层以形成衬底空腔；以及去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层。
在本申请的一个实施方式中，去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层之后，所述方法还包括：在所述掺杂层的远离所述叠层结构的表面、所述开口的内壁以及所述衬底空腔的内壁上形成半导体层以连接暴露出的所述沟道层，并在所述衬底空腔和所述开口中填充绝缘材料。
在本申请的一个实施方式中，去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层之后，所述方法还包括：在所述衬底空腔中填充导电材料以连接暴露出的所述沟道层；以及在所述掺杂层的远离所述叠层结构的表面和所述开口的内壁上形成半导体层，并在所述开口中填充绝缘材料。
在本申请的一个实施方式中，去除暴露在所述衬底空腔中的所述功能层，至暴露出所述沟道层之后，所述方法还包括：在所述衬底空腔和所述开口中填充半导电材料以连接暴露出的所述沟道层；以及在所述掺杂层的远离所述叠层结构的表面上形成半导体层。
在本申请的一个实施方式中，在所述开口中填充绝缘材料包括：在所述填充绝缘材料的步骤中，在所述开口中形成填充间隙。
在本申请的一个实施方式中，在所述开口中填充半导电材料包括：在所述填充导电材料的步骤中，在所述开口中形成填充间隙。
本申请另一方面提供了一种三维存储器，包括：存储器件，包括第二衬底，设置于所述第二衬底上的叠层结构，贯穿所述叠层结构的沟道结构，以及贯穿所述叠层结构并与所述沟道结构具有间距的栅极间隙结构，以及所述第二衬底包括源极触点，所述源极触点与所述栅极间隙对应，并从背离所述叠层结构的一侧引出；以及***电路器件芯片，包括第一衬底和***电路，其中，所述源极触点为半导体层，或者所述源极触点包括半导体层和由所述半导体层包裹的绝缘层；以及所述源极触点与所述栅极间隙结构在所述叠层结构的堆叠方向上的投影至少部分交叠。
在本申请的一个实施方式中，所述第一衬底为通过去除绝缘体上硅的基体而形成的单晶硅层。
在本申请的一个实施方式中，所述存储器件包括：第二衬底，叠层结构，设置于所述第二衬底上，所述叠层结构包括交替叠置的栅极层和绝缘层；沟道结构，贯穿所述叠层结构并延伸至所述第二衬底中；栅极间隙结构，贯穿所述叠层结构并与所述沟道结构具有间距，所述栅极间隙结构包括栅极间隙和设置于所述栅极间隙中的填充层。
在本申请的一个实施方式中，所述第二衬底包括：基底，包括掺杂区；导电层，所述导电层形成在所述掺杂区中，并延伸穿过所述沟道结构的侧面部分，以及源极触点，设置在所述掺杂区的与所述栅极间隙对应的位置，并从所述基底的远离所述叠层结构的一侧引出；其中，所述导电层包括半导体层和由所述半导体层包裹的绝缘层，以及所述源极触点包括半导体层和由半导体层包裹的绝缘层。
在本申请的一个实施方式中，所述第二衬底包括：基底，包括掺杂区；导电层，所述导电层形成在所述掺杂区中，并延伸穿过所述沟道结构的侧面部分，以及源极触点，设置在所述掺杂区的与所述栅极间隙对应的位置，并从所述基底的远离所述叠层结构的一侧引出；其中，所述源极触点包括半导体层和由半导体层包裹的绝缘层。
在本申请的一个实施方式中，所述第二衬底包括：基底，包括掺杂区；导电层，所述导电层形成在所述掺杂区中，并延伸穿过所述沟道结构的侧面部分，以及源极触点，设置在所述掺杂区的与所述栅极间隙对应的位置，并从所述基底的远离所述叠层结构的一侧引出；其中，所述源极触点和所述导电层为半导体层。
在本申请的一个实施方式中，在源极触点中形成有填充间隙。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请一个实施方式的三维存储器的制备方法流程图；
图2至图13是根据本申请一个实施方式的制备方法的工艺示意图；以及
图14至图17是根据本申请的另一实施方式的制备方法的所形成的终极三维存储器结构的剖面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图1是根据本申请第一实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：
S1，制备包括沟道结构、栅极间隙结构和阶梯结构的中间体。
S2，提供第一衬底，将第一衬底的第一面与中间体的形成有沟道结构、栅极间隙结构和阶梯结构的正面结合。
S3，在第一衬底的与第一面相对的第二面上形成***电路。
下面将结合图2至图17详细说明上述制备方法1000的各个步骤的具体工艺。
图2是根据本申请一个实施方式的制备方法中提供的衬底100的剖面结构示意图。图3是根据本申请一个实施方式制备方法的、在衬底100上形成叠层结构200、沟道结构300和阶梯结构500后所形成的结构的剖面示意图。图4是根据本申请一个实施方式制备方法的、在叠层结构200中形成栅极间隙400和栅极层230后所形成的结构的剖面示意图。
如图2至图4所示，步骤S1制备包括沟道结构、栅极间隙结构和阶梯结构的中间体可例如包括：制备复合衬底100；在复合衬底100的一侧形成包括多个子叠层结构的叠层结构200，叠层结构200包括交替叠置的栅极牺牲层220和绝缘层210；以及在叠层结构200中形成沟道孔300，沟道孔300沿叠层厚度方向贯穿叠层结构200并延伸至衬底100中；在叠层结构200中形成与沟道结构300具有间距的栅极间隙410；经由栅极间隙410去除栅极牺牲层220以形成栅极层230；形成包括栅极间隙410和设置于栅极间隙410中的填充层420的栅极间隙结构400；以及修整叠层结构200的边缘以形成通过栅极层230与沟道结构300相连的阶梯结构500。
具体地，参考图2，衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置基底110、第一掺杂层130、牺牲叠层140和第二掺杂层150以形成衬底100。
基底110的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。在本实施方式中，基底110可选择单晶硅。
在本申请的一个实施方式中，衬底100的部分区域，例如第一掺杂层130和第二掺杂层150，可经由离子注入和扩散工艺由N型或P型掺杂剂掺杂形成。在一些实施方式中，掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，第一掺杂层130和第二掺杂层150可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，第一掺杂层130和第二掺杂层150的掺杂浓度可相同也可不同，本申请对此不作限定。
牺牲叠层140可沉积在第一掺杂层130的远离基底110的表面上，牺牲叠层140可包括单层、多层或合适的复合层。例如，牺牲叠层140可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。具体地，在本申请的一个实施方式中，牺牲叠层140包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。牺牲叠层140可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，牺牲层可以是单晶硅或多晶硅，具体地，在本申请的一个实施方式中，形成牺牲层的示例性材料是多晶硅。
进一步地，在基底110与第一掺杂层130之间，还可设置阻隔层120。制备阻隔层120的材料可以是氧化物。
参考图3，在形成第二掺杂层150(如图2所示)之后，可通过一个或多个薄膜沉积工艺在衬底100的一侧形成叠层结构200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。叠层结构200可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，叠层结构200可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。
上文中对单个叠层结构200的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，可采用双堆叠技术或多堆叠技术，通过在叠层结构的厚度的方向上依次堆叠的N个(N≥2)子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
阶梯结构500可通过对叠层结构200的边缘部分执行多个“修整-刻蚀”循环以使叠层结构200具有一个或多个倾斜的边缘以及比底部(靠近衬底100)介电层对(绝缘层210和栅极牺牲层220)要短的顶部(远离衬底100)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成电介质层510以覆盖阶梯。
沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构200并延伸至衬底100的第一掺杂层130的圆柱形或柱形形状。
进一步地，在采用多堆叠技术形成叠层结构后，叠层结构可包括N个子叠层结构，相应地，沟道孔也可包括N个子沟道孔，其中，N个子叠层结构与N个子沟道孔一一对应，N≥2。采用多堆叠技术在叠层结构中形成沟道孔可包括：在衬底的一侧形成第一子叠层结构并形成贯穿第一子叠层结构以及延伸至衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第N子叠层结构和第N子沟道孔，其中除第N子沟道孔之外的N-1个子沟道孔中相应地填入有N-1个填孔牺牲层；以及基于第N子沟道孔去除N-1个填孔牺牲层，使得N个子沟道孔中上下相邻的子沟道孔彼此至少部分对准，得到沟道孔。
在形成沟道孔310后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在沟道孔310的内壁(内侧壁和靠近衬底100的底部)上依次形成功能层320和沟道层330。
功能层320可包括在沟道孔310的内壁上形成的以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧道绝缘层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧道绝缘层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧道绝缘层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。
在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。
沟道层330能够用于输运所需的电荷(电子或空穴)。在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。根据本申请的一个示例性实施方式，沟道层330的材质包括但不限于P型掺杂的多晶硅。与沟道孔310类似，沟道层330也延伸穿过叠层结构200并进入衬底100的第一掺杂层130中。
根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在沟道孔310的远离衬底100的顶部形成沟道插塞340。
具体地，可采用填充介质层350填充沟道孔310。填充介质层350可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层350中形成多个绝缘间隙以减轻结构应力。然后在填充介质层350位于沟道孔310的顶部的部分中形成沟道插塞340。沟道插塞340的材料可选用与沟道层330相同的材料制备，例如P型掺杂的多晶硅等。
在本申请的一些实施方式中，可在形成阶梯结构500之后，刻蚀沟道孔310。在一些其他实施方式中，也可形成阶梯结构500之前形成沟道孔310。
参考图4，根据本申请的一个实施方式的三维存储器的制备方法1000还包括：形成与沟道结构300具有间距的栅极间隙结构400。栅极间隙结构400包括贯穿叠层结构200的栅极间隙410和设置于栅极间隙410中的填充层420。叠层结构200通过栅极间隙结构400被划分为多个存储块。在一些实施方式中，属于存储块的三维存储器单元可在块擦除操作中一起被重置。进一步地，一对栅极间隙结构400可在其间限定了一个存储块。一个或多个附加的栅极间隙结构400可形成在一对栅极间隙结构400之间。
栅极间隙410可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。栅极间隙410可延伸穿过叠层结构200，并在近似垂直于衬底100的方向上到达第二掺杂层150。
根据一个示例，本申请的三维存储器的制备方法1000还包括在叠层结构200中设置栅极层230的步骤。设置栅极层230的步骤可例如包括：基于栅极间隙410去除栅极牺牲层220(如图3所示)以形成牺牲间隙；在牺牲间隙内形成栅极层230；以及栅极间隙410中设置填充层420。
具体地，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部栅极牺牲层220以形成牺牲间隙。可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
可选择例如氧化物等电介质材料填充栅极间隙410，以形成填充层420。作为一种选择，还可选择与绝缘层210相同的材料进行填充，例如氧化硅。
栅极层230可作为字线横向(垂直于叠层结构200的厚度方向)地延伸，在叠层结构200的一个或多个阶梯结构500处终止。
参考图5，在填充栅线缝隙410之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于***触点171和字线触点172的开口。然后通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于***触点171和字线触点172的开口。形成***触点171和字线触点172的导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备***触点171和字线触点172时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛TiN)层作为接触层。
进一步地，可执行CVD或PVD工艺以在三维存储器上沉积电介质材料(例如，氧化硅或氮化硅)。然后，可通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。一些过孔被配置为用于***触点171和字线触点172。一些其他过孔被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。随后用例如钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合的导电材料填充开口，并采用CVD、PVD、ALD、电镀、化学镀或其组合的工艺，以形成过孔173、174和175。过孔173、174和175分别电连接到***触点171、字线触点172和位线触点。在一些实施例中，在填充开口以形成过孔173-175之前，可以首先沉积导电材料(例如，氮化钛TiN)层。
进一步地，可沉积电介质材料(例如，氧化硅或氮化硅)以掩埋过孔173至175，形成介质层170。并以类似于过孔173至175的形成工艺，制作开口，然后填充开口以形成用作与***器件互连的触点176、177和178。触点176至178分别电连接到过孔173至175。触点176至178可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，在填充开口以形成触点176至178之前，可首先沉积导电材料(例如，氮化钛)。
参考图6，在形成互连触点176至178后，本申请提供的三维存储器的制备方法1000完成了中间体2000全部的正面工艺。根据本申请的一个实施方式的三维存储器的制备方法1000还包括：提供第一衬底，将第一衬底的第一面与中间体的形成有沟道结构、栅极间隙结构和阶梯结构的正面结合；以及在第一衬底的与第一面相对的第二面上形成***电路。
三维存储器可包括存储器件和***电路芯片。三维存储器的阵列结构与***电路芯片的结构不同，必须分开制造。随着堆叠层数的增加，存储器件包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(TEOS)层)变得越来越复杂。当多个层堆叠时，应力可能在晶片中累积并导致上述介质薄膜层形变，从而可能会导致存储器件的结构不稳定，产生例如翘曲等问题，进一步地还会影响***电路芯片的电性能。此外，由于形成三维存储器的存储结构时需要热处理和热加工过程，***电路的电性能将受到上述工艺的热影响，可能会相应地降低。进一步地，由于***电路芯片越小型化，其受到的热影响越严重，因此上述工艺的热影响还导致***电路芯片无法实现小型化。
本申请在完成存储器件的中间体(形成沟道结构、栅极间隙结构和阶梯结构的中间体)后，将形成***电路所需衬底的背面(不设置***电路的表面)与中间体的正面(形成有沟道结构、栅极间隙结构和阶梯结构的表面)结合，再在衬底的正面形成***电路，可有效避免***电路的电性能由于上述存储器件的正面形成工艺的热影响而降低，并使得结合后的存储器件和***电路芯片能够共同对抗三维存储器内各膜层所产生的应力，进而有效防止晶片出现例如翘曲等问题。
在一些实施方式中，***电路800可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，***电路800可通过CMOS技术形成，但不限于此。
具体地，可将***电路芯片3000的衬底700的第一面放置在中间体2000的设置有触点176-178的顶表面170的上方。然后，进行对准步骤之后(例如，可以两个晶圆的互连触点分别对准)，之后将衬底700的第一面与中间体2000的正面170结合。作为一种选择，可选择键合工艺结合衬底700的第一面与中间体2000的正面170。
进一步地，在本申请的一个实施方式中，制备衬底700的材料可选择例如绝缘体上硅SOI。绝缘体上硅SOI包括基体和单晶硅层，其中，基体可包括相对厚的体型衬底层(例如，硅衬底层)和相对薄的绝缘二氧化硅中间层。基体主要用于提供机械支撑。单晶硅层的厚度相对于基体非常薄，设置于基体的上方，可在单晶硅层形成蚀刻电路。在衬底700的第一面与中间体2000的正面170结合后，可采用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除绝缘体上硅SOI的基体部分，以得到完全独立的单晶硅层，并可在单晶硅层上形成***电路。
如图7所示，在一些实施方式中，衬底700的第一面与中间体2000的正面170结合的步骤之前，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在正面170上形成氧化层600。上述***电路芯片3000的对应的触点可设置于氧化层600和衬底700。
衬底700包括相对的第一面和第二面，衬底700的第一面可与中间体的正面(形成有沟道结构、栅极间隙结构和阶梯结构的表面)结合，衬底700的第二面上可形成***电路800。***电路芯片3000以及两器件的结合工艺(例如，键合工艺)等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。
此外，还可在***电路芯片3000中形成与上述中间体2000的***触点、字线触点、位线触点、过孔以及互连触点相对应的触点和过孔部分。由于***电路芯片3000中的触点和过孔形成工艺可采用上述存储器件的中间体的制备工艺或现有的常规工艺，在此不做赘述。在一些实施方式中，焊料或导电粘合剂可用于将各互连触点176至178与***电路芯片3000的对应的触点键合，并将互连触点176至178分别电连接到***电路芯片3000的对应的触点，使得中间体2000和***电路芯片3000电连通。
图8是根据本申请的一个实施方式的制备方法的、在衬底100的未设置叠层结构200的一侧(衬底100的背面)，减薄衬底100以露出阻隔层120后所形成的结构的剖面示意图。图9是根据本申请的一个实施方式的制备方法的、在减薄后的衬底100的背面形成衬底空腔21后所形成的结构的剖面示意图。图10是根据本申请的一个实施方式的制备方法的、在减薄后的衬底100的背面形成衬底空腔21后所形成的结构的剖面示意图。
如图8至图10所示，本申请提供的三维存储器及其制备方法1000还包括：从衬底100的远离叠层结构200的一侧处理衬底100，以去除基底110，并在第一掺杂层130的与栅极间隙400对应的位置形成开口20；经由开口20去除牺牲叠层140以形成衬底空腔21；以及去除沟道孔300的侧壁处的暴露在衬底空腔21中的功能层320，至暴露出沟道层330。
具体地，图8为将图7的结构翻转180°后进行减薄的结构示意图。参考图8，可从衬底100的未设置叠层结构200的一侧(衬底100的背面)，采用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除衬底100的基底110(如图2所示)以暴露出阻隔层120。
进一步地，如图9所示，可采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，去除阻隔层120(如图8所示)，并通过开口20，去除衬底牺牲叠层140(如图8所示)以形成衬底空腔21，在衬底空腔21中可暴露功能层320的阻挡层的侧面部分。接着，可以执行多个选择性刻蚀工艺(例如，多个选择性湿法刻蚀工艺)以相继去除功能层320的阻挡层、电荷捕获层和隧道绝缘层的暴露部分，直至暴露沟道层330的底侧部。
图10是根据本申请的一个实施方式的制备方法的、在减薄后的衬底100的背面形成半导电层900后所形成的结构的剖面示意图。
具体地，如图10所示，可由半导体材料(例如，多晶硅)，通过例如CVD或PVD等沉积工艺在第一掺杂层130的远离叠层结构200的表面、开口20(如图9所示)的内壁以及衬底空腔21(如图9所示)的内壁上形成半导体层900以连接暴露出的沟道层330，并在衬底空腔21和开口20中，通过例如CVD或PVD等沉积工艺填充绝缘材料(例如，氧化硅)。
在本实施方式中，在衬底空腔21和开口20中填充绝缘材料可降低半导体层900的电阻，同时半导体材料可选择掺杂相对低的掺杂材料。
通过在开口20的内壁形成半导体层，并在开口20的内部填充绝缘材料可形成三维存储器的源极触点910。
从沟道孔背面引出公共源极线，取消了栅极间隙作为公共源极线电联接的引出通道的功能，可有效地增加有效存储单元阵列面积，以及至少部分地降低存储区域的变形，并给存储区域提供良好的支撑，同时还可在一定程度上避免了公共源极线和栅极间隙层的对准问题。
图11是根据本申请的一个实施方式的制备方法的、在衬底背面形成用于形成过孔191的开口后所形成的结构的剖面示意图。图12是根据本申请的一个实施方式的制备方法的、将源极触点910从衬底的背面引出后所形成的结构的剖面示意图。图13是根据本申请的一个实施方式的制备方法的、在金属层193的表面形成电介质层116后所形成的结构的剖面示意图。
如图11至图13所示，可通过干法刻蚀工艺或干法刻蚀与湿法刻蚀工艺的组合，在减薄后的衬底100的与***触点171对应的位置形成开口113。开口113可暴露出***触点171，然后通过执行诸如CVD或PVD的沉积工艺以在开口113的侧壁和底部上形成电介质层(例如，二氧化硅或氮化硅)，并可用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)，执行CVD、PVD、ALD、电镀、化学镀或其组合填充以形成过孔191。过孔191可以用作接触结构，并且过孔191也可以被称为穿硅触点(TSC)。可通过金属层193将过孔191与***触点171和第一掺杂区130电连接。金属层193可通过执行CVD、PVD、ALD、电镀、化学镀或其组合工艺实现。电介质层116可用于钝化层，可包括电介质材料，例如氧化硅、氮化硅、氮氧化硅或其组合。
图14是根据本申请的另一实施方式的制备方法的所形成的三维存储器结构的剖面示意图。图15是根据本申请的另一实施方式的制备方法的所形成的三维存储器结构的剖面示意图。图16是根据本申请的另一实施方式的制备方法的所形成的三维存储器结构的剖面示意图。图17是根据本申请的另一实施方式的制备方法的所形成的三维存储器结构的剖面示意图。
具体地，如图13至图17所示的三维存储器结构中，半导电层900和源极触点910的形成工艺有多种可能。
在图13中可由半导体材料(例如，多晶硅)，通过例如CVD或PVD等沉积工艺在第一掺杂层130的表面、开口20(如图9所示)的内壁以及衬底空腔21(如图9所示)的内壁上形成半导体层900以连接暴露出的沟道层330，并在衬底空腔21和开口20中，通过例如CVD或PVD等沉积工艺填充绝缘材料(例如，氧化硅)。
在本实施方式中，在衬底空腔21和开口20中填充绝缘材料可降低半导体层900的电阻，同时半导体材料可选择相对低的掺杂材料。
通过在开口20的内壁形成半导体层，并在开口20的内部填充绝缘材料可形成三维存储器的源极触点910。
在图14中三维存储器的制备工艺中半导体层900和源极触点910形成步骤和图13中所示的制备方法基本一致，其中，在开口20(如图9所示)中，通过例如CVD或PVD等沉积工艺填充绝缘材料(例如，氧化硅)时，可在开口20中形成填充间隙911以减轻相关膜层的应力。
在图15中可由半导体材料(例如，多晶硅)，通过例如CVD或PVD等沉积工艺在衬底空腔21(如图9所示)中填充半导电材料以连接暴露出的沟道层330，以及在第一掺杂层130的表面和开口20(如图9所示)的内壁上形成半导体层，并在开口20中通过例如CVD或PVD等沉积工艺填充绝缘材料。
通过在开口20的内壁形成半导体层，并在开口20的内部填充绝缘材料可形成三维存储器的源极触点910。
在本实施方式中，在开口20中填充绝缘材料可降低半导体层900的电阻，同时半导体材料可选择相对低的掺杂浓度。
在图16中可由半导体材料(例如，多晶硅)，通过例如CVD或PVD等沉积工艺在衬底空腔21(如图9所示)以及开口20(如图9所示)中填充导电材料以连接暴露出的沟道层330，以及在第一掺杂层130的表面和的内壁上形成半导体层，通过在开口20填充半导体材料可形成三维存储器的源极触点910。
在图17中三维存储器的制备工艺中半导体层900和源极触点910形成步骤和图16中所示的制备方法基本一致，其中，在开口20(如图9所示)中，通过例如CVD或PVD等沉积工艺填充半导体材料时，可在开口20中形成填充间隙911以减轻相关膜层的应力。
本申请的另一方面还提供了一种三维存储器。该三维存储器可采用上述实施方式中的任一制备方法制备。再次参考图17，该三维存储器可包括：存储器件(包括中间体2000)和***电路芯片3000。存储器件包括相对的正面170和背面，在正面设置有沟道结构300。***电路芯片3000设置于正面170的上方，***电路芯片包括第一衬底700，第一衬底700包括相对的第一面和第二面，在第一衬底700的第二面上设置有***电路800，其中存储器件的正面与第一衬底700的第一面结合。在本申请的一个实施方式中，可选择键合工艺使存储器件的正面与第一衬底700的第一面结合。
在本申请的一个实施方式中，第一衬底700可为通过去除绝缘体上硅的基体而形成的单晶硅层。
此外，在本申请的一个实施方式中，存储器件的正面170还设置有栅极间隙结构400和阶梯结构500。
具体地，存储器件包括：衬底100(第二衬底)、叠层结构200、沟道结构300、栅极间隙结构400。叠层结构200设置于衬底100上，叠层结构200包括交替叠置的栅极层230和绝缘层210。沟道结构300贯穿叠层结构200并延伸至衬底100。栅极间隙结构400贯穿叠层结构200并与沟道结构300具有间距。栅极间隙结构400包括栅极间隙410和设置于栅极间隙中的填充层420。此外，叠层结构200的边缘可修整成阶梯状以形成阶梯结构500。
在本申请的一个实施方式中，衬底100包括：基底110、导电层900和源极触点910。基底110包括掺杂区130。导电层900形成在掺杂区130中，并延伸穿过沟道结构300的侧面部分。源极触点910设置在掺杂区130的与栅极间隙410对应的位置，并从基底110的远离叠层结构200的一侧引出。导电层900包括半导体层和半导体层包裹的绝缘层。源极触点910包括半导体层和由半导体层包裹的绝缘层。在本实施方式中，绝缘层可降低导体层和源极触点的电阻，进一步地，还可选择相对低的掺杂浓度的半导体材料形成半导体层。
在本申请的一个实施方式中，衬底100包括：基底110、导电层900和源极触点910。基底110包括掺杂区130。导电层900形成在掺杂区130中，并延伸穿过沟道结构300的侧面部分。源极触点910设置在掺杂区130的与栅极间隙410对应的位置，并从基底110的远离叠层结构200的一侧引出。源极触点910包括半导体层和由半导体层包裹的绝缘层。在本实施方式中，绝缘层可降低源极触点的电阻，进一步地，还可选择相对低的掺杂浓度的半导体材料形成半导体层。
在本申请的一个实施方式中，衬底100包括：基底110、导电层900和源极触点910。基底110包括掺杂区130。导电层900形成在掺杂区130中，并延伸穿过沟道结构300的侧面部分。源极触点910设置在掺杂区130的与栅极间隙410对应的位置，并从基底110的远离叠层结构200的一侧引出。源极触点910和导电层900为半导体层。
在本申请的一个实施方式中，在源极触点910中形成有填充间隙911。
作为一种选择，在本申请的一个实施方式中，***电路芯片3000包括：第一衬底700和***电路800。第一衬底700可为通过去除绝缘体上硅的基体而形成的单晶硅层，其中第一衬底700包括相对的第一面和第二面，其中，可在第一面与存储器件的正面170键合。***电路800设置于衬底700的第二面。
由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
本申请提供的三维存储器件可有效避免***电路的电性能由于上述正面形成工艺的热影响而降低，使得结合后的存储器件和***电路芯片能够共同对抗三维存储器内各膜层所产生的应力，同时在形成上述三维存储器件的过程中，简化了制备工艺和缩短了制备周期，在三维存储器的堆叠层数的增加的情况下，不更换机台也可实现相应的制备制程。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (19)
1.一种制备三维存储器的方法，其特征在于，所述方法包括：
制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体；以及
从所述第二衬底远离叠层结构的一侧处理所述第二衬底，在所述第二衬底与所述栅极间隙结构的栅极间隙对应的位置形成开口，通过在所述开口中填充半导体材料或者在所述开口的内壁形成半导体层、并在所述开口的内部填充绝缘材料，形成源极触点，
其中，所述源极触点与所述栅极间隙结构在所述叠层结构的堆叠方向上的投影至少部分交叠。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在形成所述中间体之后，提供第一衬底，将所述第一衬底的第一面与所述中间体结合；以及
在所述第一衬底的、与所述第一面相对的第二面上形成***电路。
3.根据权利要求2所述的方法，其特征在于，提供第一衬底，将所述第一衬底的第一面与所述中间体结合包括：
提供包括基体和单晶硅层的绝缘体上硅；以及
将所述绝缘体上硅的靠近所述基体的表面与所述中间体结合。
4.根据权利要求3所述的方法，其特征在于，在所述第一衬底的、与所述第一面相对的第二面上形成***电路之前，所述方法还包括：
在所述第一衬底的第一面与所述中间体结合后，去除所述绝缘体上硅的所述基体以得到独立的所述单晶硅层，并在所述单晶硅层的表面上形成所述***电路。
5.根据权利要求2所述的方法，其特征在于，制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体包括：
在第二衬底上形成包括多个栅极层的叠层结构；
形成贯穿所述叠层结构的沟道结构；
形成与所述沟道结构具有间距的栅极间隙结构；以及
修整所述叠层结构的边缘以形成通过所述栅极层与所述沟道结构相连的阶梯结构。
6.根据权利要求5所述的方法，其特征在于，所述第二衬底包括远离所述叠层结构的基底，以及在所述基底上依次形成的第一掺杂层、牺牲叠层和第二掺杂层，其中所述牺牲叠层包括依次设置的介质层、牺牲层和介质层。
7.根据权利要求6所述的方法，所述沟道结构延伸至所述第一掺杂层，并包括沟道孔和依次形成在所述沟道孔的内壁上的功能层和沟道层，其特征在于，在所述第一衬底的、与所述第一面相对的第二面上形成***电路之后，所述方法还包括：
从所述第二衬底的远离所述叠层结构的一侧处理所述第二衬底，以去除所述基底，并在所述第一掺杂层的与所述栅极间隙对应的位置形成开口；
经由所述开口去除所述牺牲叠层以形成衬底空腔；以及
去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层。
8.根据权利要求7所述的方法，其特征在于，去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层之后，所述方法还包括：
在所述掺杂层的远离所述叠层结构的表面、所述开口的内壁以及所述衬底空腔的内壁上形成半导体层以连接暴露出的所述沟道层，并在所述衬底空腔和所述开口中填充绝缘材料。
9.根据权利要求7所述的方法，其特征在于，去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层之后，所述方法还包括：
在所述衬底空腔中填充半导电材料以连接暴露出的所述沟道层；以及
在所述掺杂层的远离所述叠层结构的表面和所述开口的内壁上形成半导体层，并在所述开口中填充绝缘材料。
10.根据权利要求7所述的方法，其特征在于，去除暴露在所述衬底空腔中的所述功能层至暴露出所述沟道层之后，所述方法还包括：
在所述衬底空腔和所述开口中填充半导电材料以连接暴露出的所述沟道层；以及
在所述掺杂层的远离所述叠层结构的表面上形成半导体层。
11.根据权利要求8所述的方法，其特征在于，在所述开口中填充绝缘材料包括：
在所述填充绝缘材料的步骤中，在所述开口中形成填充间隙。
12.根据权利要求10所述的方法，其特征在于，在所述开口中填充导电材料包括：
在所述填充半导电材料的步骤中，在所述开口中形成填充间隙。
13.一种三维存储器，其特征在于，包括：
存储器件，包括第二衬底，设置于所述第二衬底上的叠层结构，贯穿所述叠层结构的沟道结构，以及贯穿所述叠层结构并与所述沟道结构具有间距的栅极间隙结构，以及所述第二衬底包括源极触点，所述源极触点与所述栅极间隙对应，并从背离所述叠层结构的一侧引出；以及
***电路器件芯片，包括第一衬底和***电路，
其中，所述源极触点为半导体层，或者所述源极触点包括半导体层和由所述半导体层包裹的绝缘层；以及
所述源极触点与所述栅极间隙结构在所述叠层结构的堆叠方向上的投影至少部分交叠。
14.根据权利要求13所述的存储器，其特征在于，所述第一衬底为通过去除绝缘体上硅的基体而形成的单晶硅层。
15.根据权利要求13所述的存储器，其特征在于，所述存储器件包括：
第二衬底，
叠层结构，设置于所述第二衬底上，所述叠层结构包括交替叠置的栅极层和绝缘层；
沟道结构，穿过所述叠层结构并延伸至所述第二衬底中。
16.根据权利要求15所述的存储器，其特征在于，所述第二衬底包括：
基底，包括掺杂区；
导电层，所述导电层形成在所述掺杂区中，并延伸穿过所述沟道结构的侧面部分；以及
源极触点，设置在所述掺杂区的与所述栅极间隙对应的位置；
其中，所述导电层包括半导体层和由所述半导体层包裹的绝缘层，以及
所述源极触点包括半导体层和由半导体层包裹的绝缘层。
17.根据权利要求15所述的存储器，其特征在于，所述第二衬底包括：
基底，包括掺杂区；
导电层，所述导电层形成在所述掺杂区中，并延伸穿过所述沟道结构的侧面部分；以及
源极触点，设置在所述掺杂区的与所述栅极间隙对应的位置；
其中，所述源极触点包括半导体层和由半导体层包裹的绝缘层。
18.根据权利要求15所述的存储器，其特征在于，所述第二衬底包括：
基底，包括掺杂区；
导电层，所述导电层形成在所述掺杂区中，并延伸穿过所述沟道结构的侧面部分；以及
源极触点，设置在所述掺杂区的与所述栅极间隙对应的位置；
其中，所述源极触点和所述导电层为半导体层。
19.根据权利要求16或18所述的存储器，其特征在于，
在源极触点中形成有填充间隙。
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