CN115171598B - 消隐电路及芯片 - Google Patents

Abstract

本发明涉及消隐电路及芯片，应用于包括若干个行通道的扫描显示屏，消隐电路包括：扫描模块，用于为行通道提供驱动电压，以扫描行通道；控制模块，用于控制扫描模块逐行扫描若干个行通道；消隐模块，受控于控制模块执行：在若干个行通道的扫描周期内，多次对行通道进行预设时长的消隐，多次消隐之间存在间隔，通过本发明的实施，可在避免显示屏工作时出现残影的同时减少消隐电路的能耗。

Description

消隐电路及芯片

技术领域

本发明涉及电子显示屏技术领域，尤其是涉及消隐电路及芯片。

背景技术

在现有LED显示屏中，通常有行驱动芯片和列驱动芯片，两者共同驱动LED显示屏，其中，为保证LED显示屏的显示效果，行驱动芯片一般具有“上消隐”功能，列驱动芯片一般具有“下消隐”功能。在目前的“上消隐”方式中，一般是对每个行通道仅进行一次消隐，申请号为2018112500745公开了：当所述显示控制芯片在所述行扫过程中，在显示屏中当前扫描线开启扫描时，所述消隐单元不会对当前扫描线行线消隐操作，当显示屏中其它任意的一行扫描线开启扫描时，所述消隐单元对当前扫描线采取行线消隐操作，以泄放当前扫描线的寄生电荷。但该技术存在一定的问题：消隐动作从第二行扫描线开启扫描时，一直持续到扫描结束，大大增加了LED显示屏的能耗。

发明内容

为了避免显示屏工作时出现残影，同时减少消隐电路的能耗，本发明提供消隐电路及芯片。

第一方面，本申请实施例提供了一种消隐电路，应用于包括若干个行通道的扫描显示屏，包括：

扫描模块，用于为行通道提供驱动电压，以扫描行通道；

控制模块，用于控制扫描模块逐行扫描若干个行通道；

消隐模块，受控于控制模块执行：在若干个行通道的扫描周期内，多次对行通道进行预设时长的消隐，多次消隐之间存在间隔。

第二方面，本申请实施例提供了一种消隐芯片，包括上述第一方面提供的消隐电路。

通过本申请实施例的实施，在若干个行通道的扫描周期内，多次对行通道进行预设时长的消隐，多次消隐之间存在间隔，可避免显示屏工作时出现残影，与现有技术的持续消隐相比，可减少消隐电路的能耗。

附图说明

图1是本发明实施例的电路框架；

图2是本发明实施例的行通道扫描的一示意图；

图3是本发明实施例的行通道扫描的另一示意图；

图4是本发明实施例的消隐时长提供单元的一示意图；

图5是本发明实施例的消隐电压提供电路的一示意图；

图6是本发明实施例的消隐模块的一电路示意图；

图7是本发明消隐电路实施例的消隐模块的又一电路示意图。

附图标记说明：

1、控制模块；2、扫描模块；3、消隐模块；4、行通道；5、列驱动器；6、分压单元；7、非增强型消隐单元对应的放电电路；8、增强型消隐单元对应的放电电路；9、钳位模块；10、扫描模块；11、延迟单元；12、过流保护模块。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图1-7及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

本申请中的“耦接”或“连接”既包含直接连接，也包含间接连接，如通过一些有源器件、无源器件或电传导媒介进行的连接；还可包括本领域技术人员公知的在可实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。

以如图1所示的共阳显示屏为例，在某一时刻，控制模块1通常只控制一条行通道4导通，控制模块1会按照预设的扫描顺序控制扫描模块2逐行扫描各行通道4，当扫描模块2扫描某行通道4时，扫描模块2会向该行通道4提供驱动电压，同步，列驱动器5会向该行通道4上的各列像素单元提供驱动电流，使该共阳显示屏中的像素单元发光。比如，控制信号S1、S2、S3会依次为低电平，控制相应的行通道4导通。在某条行通道4开启之前或者关闭之后，与该条行通道4对应的PMOS会处于截止状态，但是，受限于共阳显示屏中各行通道4的寄生电等因素影响，该行通道4（处在高阻态）被相邻打开的行通道4耦合，该行通道4对应的寄生电容的电压不断升高，导致其中的像素单元的正极电压也被同步抬高，导致像素单元微微亮，造成显示屏残影现象。另外，在该行通道4关闭（即扫描结束）时，与该行通道4对应的PMOS有可能会产生漏电电流，这也进一步提高了该行通道4对应的寄生电容的电压上升速度，进一步恶化了显示屏残影问题，严重影响显示效果。

而现有技术中，对于某行通道4，在处于扫描以外的时段，均对该行通道4进行消隐，该种方式虽然能够及时消除寄生电容累积的电荷，但是，其需要芯片提供长时间的用于寄生电容放电的电流，经过实测发现导致行驱动器的能耗过高。并且，一般而言，在扫描显示屏的多行行通道4扫描过程中，在行通道4扫描结束后也可以有钳位时间段，这样可以确保行通道4的电压保持平稳，不至于行通道4的电压过大或者过小，影响该行通道4对应的像素单元的显示效果。由此可见，现有技术中持续的消隐方式存在明显的缺陷。

本申请的以下实施例提供的消隐电路可以解决现有技术的上述问题。

如图1所示，本实施例提供一种消隐电路，应用于包括若干个行通道4的扫描显示屏，包括控制模块1、扫描模块2和消隐模块3。其中，扫描模块2用于为行通道4提供驱动电压，以扫描行通道4。控制模块1用于控制扫描模块2逐行扫描若干个行通道4。消隐模块3受控于控制模块1执行：在若干个行通道4的扫描周期内，多次对行通道4进行预设时长的消隐，多次消隐之间存在间隔。

在本实施例中，扫描显示屏可以包括共阳显示屏和共阴显示屏，如图1所示的电路架构图示出了本实施例提供的消隐电路应用于共阳显示屏的情形。

在本实施例中，控制模块1可以接收控制信号，以控制扫描模块2、消隐模块3的工作状态。

在一些示例中，控制模块1可以包括译码器，在某一时刻控制扫描模块2扫描某条行通道4。比如，当扫描显示屏中有8条行通道4时，译码器可以为三八译码器，控制模块1可以接收用于控制该三八译码器输出的三数据位的二进制信号。

在一些示例中，控制信号可以包括CLK信号、SDI信号、SET信号、TBK信号等，控制模块1可以基于CLK信号、SDI信号、SET信号、TBK信号等中的一者或几者控制消隐模块3，进而实现对消隐电压、消隐类型、消隐时间和消隐时长的控制。

比如，控制模块1可以基于CLK信号和SDI信号确定行通道4的开启时间：接收CLK信号和SDI信号，基于CLK信号和SDI信号做逻辑运算，当CLK信号和SDI信号满足行开启条件时，控制其中一条行通道OUT0开启。将CLK信号作为基准信号，在行通道OUT0开启预设时间段之后，控制行通道OUT1开启，在行通道OUT0开启预设时间段之后，控制行通道OUT1开启，依次类推，假设行通道4为8条时，在行通道OUT7开启预设时间段之后，控制行通道OUT0开启。因此，CLK信号可被视为延迟基准信号。

图2是应用于共阴显示屏对应的CLK信号、SDI信号、各行通道4的信号示意图，LINE[0]至LINE[4]分别代表行通道OUT0至OUT4，当LINE[0]为高电平，表示行通道OUT0关闭，当LINE[0]为低电平，表示行通道OUT0开启。SDI信号可以指示总扫描行数。

如图1所示，在若干个行通道4的扫描周期内，控制模块1控制消隐模块3多次对行通道4进行预设时长的消隐，多次消隐之间存在间隔。由于多次消隐之间存在间隔，使得消隐模块3不是在扫描期间持续工作，而是处于消隐和休息交替进行的过程，而消隐的时长和休息的时长可根据实际需要设定，这样可降低消隐模块3的能耗。

而本实施例中，仅需要在行驱动扫描周期内的某几个时间段驱动晶体管工作，使行通道4的电压维持在预设消隐电平，预防残影出现的同时降低了能耗。

对于某个行通道4而言，消隐的次数可以不低于3次，可确保达到消除行通道4残影的目的，对于行通道4较多的扫描显示屏而言，也可适当增加消隐的次数，消隐的次数可根据实际需要设置。

在一些实施例中，消隐模块3还可以受控于控制模块1执行：在其中一个行通道4扫描结束后，对其他行通道4进行预设时长的消隐。

比如，可以以CLK信号为基准信号，对于当前行通道4从开启切换到关闭之后，当前通道不消隐，与此同时其他行通道4进行消隐，消隐时长可以预先设定。

如图3所示，在若干个行通道4的扫描周期内，多次对行通道4进行预设时长的消隐，对其他行通道4的消隐开始时间是在当前通道扫描结束时进行。

由于消隐是在其中一个行通道4扫描结束后，立刻对其他行通道4进行预设时长的消隐，与现有技术在下一行通道4开始扫描时，才开始消隐相比，消隐更加及时，消隐效果更好。

需要说明的是：当本条行通道4关断后，本条行通道4的消隐功能不打开，当下一行通道4关断后，本条行通道4打开消隐功能，当另一条行通道4又关断后，本条行通道4再次打开消隐功能，以此类推。也就是在行驱动芯片逐次扫描多个条行通道4过程中，对于某一条行通道4而言，会除了在该条行通道4被停止供电以外的时间区间内，只要有其他条行通道4关断，本条行通道4都会打开消隐功能，即假设有N条行通道4，则本条行通道4执行消隐的次数可以为N-1次，假设N=8，则本条行通道4执行消隐的次数为7次，与前述消隐的次数不低于3次（4至7次之间可选）相比，这样可确保在其他条行通道4扫描结束时，及时对本条行通道进行消隐，也即本行通道不消隐，相邻行通道进行消隐，相邻行通道不会导致本行寄生电容累积电荷，在确保消隐效果的同时可以减少消隐电路的损耗。其中，本实施例中所描述的打开消隐功能，指的是利用放电电路对行通道4进行一段时间的放电处理。

在一些实施例中，如图4所示，控制模块1可以包括消隐时长提供单元，消隐时长提供单元包括若干个延迟单元11和若干个延迟开关，各延迟开关对应控制若干个延迟单元11的导通数量，若干个延迟开关根据外部输入的控制信号控制导通，以实现预设时长的消隐。

具体的，如图4所示，消隐时长提供单元可以包括三个延迟单元11和三个延迟开关，三个延迟单元11串联，延迟开关S1与串联后的三个延迟单元11并联，延迟开关S2与串联后的两个延迟单元11并联，延迟开关S3与一个延迟单元11并联。控制模块1接收到的控制信号可以包括TBK信号，可以基于TBK信号确定消隐时长，具体可以通过TBK信号与消隐时长之间的映射关系确定，比如，选择消隐时长为A时，控制开关S1导通，电流从延迟开关S1流过，三个延迟单元11均被短路，选择消隐时长为B时，控制开关S2导通，电流依次流经左边第一个延迟单元11和延迟开关S2，右边两个延迟单元11被短路，选择消隐时长为C时，控制开关S3导通，电流依次流经左边两个延迟单元11和延迟开关S3，右边的一个延迟单元11被短路，因此，A＜B＜C，每个延迟单元11对应的延迟时间可以相应设置，对于厂商来说，可根据不同产品的LED阵列，可设置合适的消隐时长，只需要配置好TBK信号即可，非常方便。

在一些实施例中，消隐模块3可以包括用于为行通道4对应的寄生电容提供放电电路的非增强型消隐单元和增强型消隐单元，非增强型消隐单元对应的放电电路7的电流小于增强型消隐单元对应的放电电路8的电流；控制模块1控制非增强型消隐单元和增强型消隐单元中的其中一个工作。

具体地，控制模块1可以基于接收的SET信号中的数据位电平确定消隐类型，消隐类型可以包括增强型消隐和非增强型消隐。选择消隐类型为增强型消隐，则采用增强型消隐单元进行消隐，选择消隐类型为非增强型消隐，则采用非增强型消隐单元进行消隐。可以预先设置SET信号的其中某两位数据位信息分别与增强型消隐、非增强型消隐对应。

在本实施例中，扫描模块2可以包括第五开关管，该第五开关管的第一端可以与电源端连接，第二端与行通道4连接，第三端与控制模块1连接。

第五开关管可以是场效应管、三极管。如图6所示，第五开关管可以为PMOS管P0，PMOS管P0的源极接电源，PMOS管P0的漏极与行通道4连接，PMOS管P0的栅极与控制模块1连接，以受控于控制模块1。当PMOS管P0导通时，与该PMOS管P0的漏极连接的行通道4进入扫描状态。

在本实施例中，非增强型消隐单元对应的放电电路7可以包括第一开关管、第二开关管和第一电阻，第一开关管的受控端用于输入控制信号，第一开关管的第一端与行通道的电流输入端连接，第一开关管的第二端与第一电阻的一端连接，第一电阻的另一端与第二开关管的第二端连接，第二开关管的第一端接地，第二开关管的受控端用于输入控制信号。

第一开关管、第二开关管可以是场效应管、三极管等。具体地，第一开关管、第二开关管可以为P型管、N型管等。当第一开关管为P型管，第二开关管为N型管时，第一开关管的第一端可以为源极，第二端可以为漏极；第二开关管的第一端可以为源极，第二端可以为漏极。如图6所示，第一开关管可以为PMOS管P1，第二开关管可以为NMOS管N1，第一电阻可以为R1。

在本实施例中，增强型消隐单元对应的放电电路8可以视为在非增强型消隐单元对应的放电电路7的基础上，设置第三开关管、第二电阻和第三电阻，第二电阻的一端接电源，第二电阻的另一端与第三开关管的第一端连接，第三开关管的第二端与第三电阻的一端连接，第三电阻R2的另一端与行通道的输入电流端连接，第三开关管的受控端用于输入控制信号。

第三开关管可以是场效应管、三极管等。具体地，第三开关管可以为P型管、N型管等。当第三开关管为N型管时，第三开关管的第一端可以源极，第二端可以为漏极。如图6所示，第三开关管可以为NMOS管N2，第二电阻可以为NMOS管R2，第三电阻可以为R3。

在本实施例中，如图6所示，消隐模块还可以包括用于与行通道连接的钳位模块9，钳位模块9可以包括第四开关管和第四电阻，第四开关管的第一端用于与行通道连接，第四开关管的第二端与第四电阻的一端连接，第四电阻的另一端接地，第四开关管的受控端用于输入控制信号。

第四开关管可以是场效应管、三极管等。具体地，第四开关管可以为P型管、N型管等。当第四开关管为P型管时，第四开关管的第一端可以源极，第二端可以为漏极,受控端为栅极。如图6所示，第四开关管可以为PMOS管P2，第四电阻可以为R4。

当PMOS管P0导通时，表示OUT端口向对应的行通道4提供电流驱动Iout，当PMOS管P0关闭时，表示OUT端口停止向行通道4提供电流驱动，因此，在本实施例中所进行的消隐动作均是在PMOS管P0关闭时发生，PMOS管P0关闭，立刻对其他通道进行消隐，及时的消隐可提高消隐效果。其中，PMOS管P0与NMOS管N1的导通截止状态相反。

具体而言，当PMOS管P0关闭时，当前通道关闭，且OUT处在高阻态.但由于PCB的寄生电容等因素影响，相邻通道若有打开，则可能会将当前通道的OUT电压耦合抬高，使得OUT外接的LED灯微微亮，就会造成残影。

当判断需要进行非增强型消隐时，PMOS管P1、NMOS管N1会导通，PMOS管P0、NMOS管N2会截止，PMOS管P2会截止，此时，由于PMOS管P1、NMOS管N1导通，此时的消隐电流一般为行通道4对应的寄生电容的电流，此时寄生电容的电流很微弱，该电流流经PMOS管P1、第一电阻R1、NMOS管N1，对寄生电容进行放电，防止行通道4电荷聚集，从而有效避免残影。

当判断需要进行增强型消隐时，NMOS管N2、NMOS管N1、PMOS管P1、PMOS管P2均会导通，NMOS管N2、NMOS管N1、PMOS管P1、PMOS管P2相当于组成了一个内部电路，通过该内部电路将OUT端口的电压固定在预设的消隐电压，此时由NMOS管N2为PMOS管P1、PMOS管P2供电，受到寄生电容的电流影响较小，实现稳定消隐。此时，主要是NMOS管N2/PMOS管P1发挥作用，(PMOS管P2起到钳位OUT端口电压、防过冲的作用)，稳定OUT端口的电压。

相较于非增强型消隐，增强型消隐进行时，放电电流由内部电路提供，因此较为稳定，波动较小。

在增强型消隐的基础上，为了防止OUT端口的电压过高，导致损坏内部器件的问题，在消隐模块3中加入了钳位模块9，通过PMOS管P2和第四电阻R4，可以实现对OUT端口钳位，防止因过冲损坏内部器件的作用。

在一些实施例中，消隐模块3还可以包括过流保护模块12，过流保护模块12用于周期性检测行通道4的电流，在预设的多个周期检测到行通道4的电流过流时停止扫描行通道4。

具体的，连接关系如图7所示，当过流保护模块12检测到处于过流状态，就控制PMOS管P0截止。

另外，过流保护模块12可以按照“打嗝式”检测是否处于过流状态，即在预设的多个周期检测到行通道4的电流过流时停止扫描行通道4。防止只要出现一次过流，就一直控制行通道4停止工作。在重新检测到行通道4的电流未过流时控制行通道4扫描模块2恢复工作。

需要注意的是，OUT使能信号为低电平有效，过流保护模块12为高电平有效。具体地，当检测到该行通道4处于扫描状态，OUT使能信号为低电平，当检测到该行通道4处于非扫描状态，OUT使能信号为高电平，当过流保护模块12检测到行通道4过流时，过流保护模块12输出高电平，当过流保护模块12检测到行通道4电流正常时，过流保护模块12输出低电平。以如图7所示的电路结构为例，当检测到该行通道4处于扫描状态，且行通道4过流时，控制该行通道4停止工作。关于其中具体使用到的逻辑门或逻辑门的组合，并不做具体限制。比如，可以使用或门、非门、与门、或非门、与非门的组合实现对行通道4的控制。

在一些实施例中，如图5所示，控制模块1还可以包括消隐电压提供电路，消隐电压提供电路采用分压式电路结构，包括若干个分压单元6和若干个开关，若干个分压单元6串联后接于电源和地之间，每个分压单元6均与一个开关并联，如图5所示，若干个开关为K1、K2至Kn，可以基于图2的SET信号中的数据位确定消隐电压Vbk，消隐电压Vbk与数据位信息一一对应。如图5所示，可以将数据位信息与开关K1至开关Kn的状态关联，从而控制消隐电压Vbk的大小，满足不同情况下对消隐电压Vbk的需求。例如，SET信号的其中几位数据位信息与消隐电压Vbk对应。

在本实施例中，可以通过SET信号的预设数据位和/或脉冲数量，来配置消隐类型和消隐电压等。产品的芯片用于不同的LED阵列，效果不同，在出厂前，消隐类型和消隐电压能够根据实际需要进行配置，且只需要配置好SET信号即可，非常方便。

在一些实施例中，控制模块1被配置为接收外部控制信号，并基于控制信号的各数据位信号确定预设时长。比如，控制模块1可以通过某端口接收外部控制信号，在一个数据周期中，该外部控制信号的各个数据位的电平高低均可以用于控制消隐的模式、消隐时长、消隐类型等，由此可以减少芯片中端口的设置，实现端口复用。

本申请实施例还提供一款消隐芯片，其包括上述任一实施例的消隐电路，将消隐电路集成在一块芯片上，方便使用，占用空间小。

以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，本说明书（包括摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

Claims (9)

1.一种消隐电路，应用于包括若干个行通道的扫描显示屏，其特征在于，包括：

扫描模块，用于为所述行通道提供驱动电压，以扫描所述行通道；

控制模块，用于控制所述扫描模块逐行扫描若干个所述行通道；

消隐模块，受控于所述控制模块执行：在若干个所述行通道的扫描周期内，多次对所述行通道进行预设时长的消隐，多次所述消隐之间存在间隔，

其中，消隐的次数不低于3次，在其中一个所述行通道扫描结束后，对其他所述行通道进行所述预设时长的消隐。

2.根据权利要求1所述的消隐电路，其特征在于：所述控制模块包括消隐时长提供单元，所述消隐时长提供单元包括若干个延迟单元和若干个延迟开关，各所述延迟开关对应控制若干个所述延迟单元的导通数量，若干个延迟开关根据外部输入的控制信号控制导通，以实现所述预设时长的消隐。

3.根据权利要求1所述的消隐电路，其特征在于，所述消隐模块包括用于为所述行通道对应的寄生电容提供放电电路的非增强型消隐单元和增强型消隐单元，所述非增强型消隐单元对应的放电电路的电流小于所述增强型消隐单元对应的放电电路的电流；所述控制模块控制所述非增强型消隐单元和所述增强型消隐单元中的一者工作。

4.根据权利要求3所述的消隐电路，其特征在于，所述放电电路包括第一开关管、第二开关管和第一电阻，所述第一开关管的受控端用于输入控制信号，所述第一开关管的第一端与所述行通道的电流输入端连接，所述第一开关管的第二端与所述第一电阻的一端连接，所述第一电阻的另一端与所述第二开关管的第二端连接，所述第二开关管的第一端接地，所述第二开关管的受控端用于输入控制信号。

5.根据权利要求4所述的消隐电路，其特征在于，所述放电电路还包括第三开关管、第二电阻和第三电阻，所述第二电阻的一端接电源，所述第二电阻的另一端与所述第三开关管的第一端连接，所述第三开关管的第二端与所述第三电阻的一端连接，所述第三电阻R2的另一端与所述行通道的输入电流端连接，所述第三开关管的受控端用于输入控制信号。

6.根据权利要求4所述的消隐电路，其特征在于，所述消隐模块包括用于与所述行通道连接的钳位模块，所述钳位模块包括第四开关管和第四电阻，所述第四开关管的第一端用于与所述行通道连接，所述第四开关管的第二端与所述第四电阻的一端连接，所述第四电阻的另一端接地，所述第四开关管的受控端用于输入控制信号。

7.根据权利要求1所述的消隐电路，其特征在于，所述消隐模块还包括过流保护模块，所述过流保护模块用于周期性检测行通道的电流，在预设的多个周期检测到行通道的电流过流时停止扫描所述行通道。

8.根据权利要求1至7中任一项所述的消隐电路，其特征在于，所述控制模块被配置为接收外部控制信号，并基于所述控制信号的各数据位信号确定所述预设时长。

9.一种消隐芯片，其特征在于，包括如权利要求1至8中任一项所述的消隐电路。

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