CN115144740A - 一种上电锁存电路、上电锁存装置及上电锁存方法 - Google Patents

Abstract

本发明公开一种上电锁存电路、上电锁存装置及上电锁存方法，涉及数字电路技术领域，以对目标芯片管脚单元的输入信号进行锁存，减少对芯片管脚的占用。所述上电锁存电路，包括复位控制单元、锁存控制单元以及信号寄存单元。复位控制单元的输出端与锁存控制单元的输入端电连接，锁存控制单元的输出端与信号寄存单元的使能端电连接，目标芯片管脚单元与信号寄存单元的数据输入端电连接，信号寄存单元的输出端与外部测试模式信号端电连接。所述上电锁存装置包括上述技术方案所提的上电锁存电路。本发明提供的上电锁存电路、上电锁存装置及上电锁存方法应用于数字电路。

Description

一种上电锁存电路、上电锁存装置及上电锁存方法

技术领域

本发明涉及数字电路领域，尤其涉及一种上电锁存电路、上电锁存装置及上电锁存方法。

背景技术

目前，随着集成电路的高速发展，芯片集成度越来越高，导致逻辑规模和工作模式也越来越复杂，基于芯片级的DFT(可测试性设计，Design for test)就越来越重要。

在现有的DFT测试方案中，通常需要提供一个专门的芯片管脚用于提供测试模式的信号电平，以控制芯片处于DFT模式或者处于功能模式。当该芯片管脚的信号电平输入信号为信号“1”时，芯片处于DFT模式，可以对芯片进行DFT测试；当该芯片管脚的信号电平输入信号为信号“0”时，芯片处于功能模式，芯片可以正常工作。但在芯片包装出厂后，无需再切换至DFT模式对芯片进行测试，该芯片管脚只能作为闲置的管脚与信号“0”连接。在芯片管脚有限的情况下，会造成芯片管脚资源的损失。

发明内容

本发明的目的在于提供一种上电锁存电路、上电锁存装置及上电锁存方法，用于对目标芯片管脚单元的输入信号进行锁存，以避免芯片管脚资源的损失。

第一方面，本发明提供一种上电锁存电路，用于对目标芯片管脚单元的输入信号进行锁存，包括复位控制单元、锁存控制单元以及信号寄存单元。复位控制单元的输出端与锁存控制单元的输入端电连接，锁存控制单元的输出端与信号寄存单元的使能端电连接，目标芯片管脚单元与信号寄存单元的数据输入端电连接，信号寄存单元的输出端与外部测试模式信号端电连接。

在锁存期内，复位控制单元用于向锁存控制单元提供锁存启动信号，锁存控制单元用于在锁存启动信号的作用下，生成锁存控制信号，并将锁存控制信号发送给信号寄存单元；信号寄存单元用于根据锁存控制信号，对目标芯片管脚单元的输入信号进行锁存，并将锁存的输入信号传输至外部测试模式信号端。

在锁存期后，锁存控制单元还用于生成锁存停止信号，并将锁存停止信号发送给信号寄存单元；信号寄存单元用于根据锁存停止信号，停止锁存目标芯片管脚单元的输入信号。

与现有技术相比，本发明提供的上电锁存电路中，复位控制单元的输出端与锁存控制单元的输入端电连接，锁存控制单元的输出端与信号寄存单元的使能端电连接，目标芯片管脚单元与信号寄存单元的数据输入端电连接，信号寄存单元的输出端与外部测试模式信号端电连接。基于此，在锁存期内，复位控制单元向锁存控制单元提供锁存启动信号，锁存控制单元能够根据锁存启动信号生成锁存控制信号，并将锁存控制信号发送给信号寄存单元。信号寄存单元能够根据锁存控制信号，对目标芯片管脚单元的输入信号进行锁存，最终将锁存的输入信号传输至外部测试模式信号端。当锁存到的输入信号为信号“1”时，外部测试模式信号端接收到的信号也为信号“1”，最终可以输出信号“1”，以控制芯片处于DFT测试模式。当锁存到的输入信号为信号“0”时，外部测试模式信号端接收到的信号也为信号“0”，最终可以输出信号“0”，以控制芯片处于功能模式。在锁存期后，锁存控制单元能够生成锁存停止信号，并将锁存停止信号发送给信号寄存单元以停止对于锁存目标芯片管脚单元的输入信号的锁存，使得目标芯片管脚单元的输入信号跳变不会对外部测试模式信号端接收到的信号产生影响，也就是说，无论目标芯片管脚单元的输入信号如何变化，都不会改变芯片的工作模式。由此，目标芯片管脚单元不仅能够作为其他的芯片功能管脚来使用，还能够通过本发明提供的上电锁存电路向外部测试模式信号端提供信号，以完成芯片工作模式的切换，相对于现有技术中需要设置一个专门的芯片管脚来进行芯片工作模式的切换，本发明不需要再设置一个专门的芯片管脚，避免了芯片管脚资源的损失。

第二方面，本发明还提供一种上电锁存装置，包括第一方面所述的上电锁存电路。

与现有技术相比，本发明提供的上电锁存装置的有益效果与上述技术方案所述的上电锁存电路的有益效果相同，此处不做赘述。

第三方面，本发明还提供一种上电锁存方法，应用于第一方面所述的上电锁存电路，上电锁存方法包括：

锁存期内，控制复位控制单元向锁存控制单元提供锁存启动信号；

响应于锁存启动信号，锁存控制单元向信号寄存单元提供锁存控制信号；

响应于锁存控制信号，信号寄存单元对目标芯片管脚单元的输入信号进行锁存，并将锁存的输入信号传输至外部测试模式信号端；

锁存期后，锁存控制单元向信号寄存单元提供锁存停止信号；

响应于锁存停止信号，信号寄存单元停止锁存目标芯片管脚单元的输入信号。

与现有技术相比，本发明提供的上电锁存方法的有益效果与上述技术方案所述的上电锁存电路的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例中提供的上电锁存电路；

图2为本发明实施例中提供的上电锁存电路的时序图。

附图标记：

1-复位控制单元， 11-上电复位模块，

12-复位同步模块， 13-滤波模块，

2-锁存控制单元， 21-计数寄存模块，

211-计数器， 212-第二寄存器，

22-时钟模块， 221-时钟信号端，

222-时钟门控器， 3-信号寄存单元，

31-第三寄存器， 32-第四寄存器，

4-目标芯片管脚单元。

具体实施方式

为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。

需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。

如图1所示，本发明实施例提供一种上电锁存电路，用于对目标芯片管脚单元4的输入信号进行锁存，包括复位控制单元1、锁存控制单元2以及信号寄存单元3。

复位控制单元1的输出端与锁存控制单元2的输入端电连接，锁存控制单元2的输出端与信号寄存单元3的使能端E电连接，目标芯片管脚单元4与信号寄存单元3的数据输入端D电连接，信号寄存单元3的输出端与外部测试模式信号端TM电连接。

在锁存期内，复位控制单元1用于向锁存控制单元2提供锁存启动信号，锁存控制单元2用于在锁存启动信号的作用下，生成锁存控制信号，并将锁存控制信号发送给信号寄存单元3；信号寄存单元3用于根据锁存控制信号，对目标芯片管脚单元4的输入信号进行锁存，并将锁存的输入信号传输至外部测试模式信号端TM。

在锁存期后，锁存控制单元2还用于生成锁存停止信号，并将锁存停止信号发送给信号寄存单元3；信号寄存单元3用于根据锁存停止信号，停止锁存目标芯片管脚单元4的输入信号。

具体实施时：当需要对目标芯片管脚单元4的输入信号进行锁存时，控制复位控制单元1生成锁存启动信号，并将锁存启动信号发送至锁存控制单元2，在锁存启动信号的作用下，锁存控制单元2启动。锁存控制单元2在启动后，生成锁存控制信号，并将锁存控制信号发送给信号寄存单元3，信号寄存单元3在锁存控制信号的作用下，对目标芯片管脚单元4的输入信号进行锁存，即目标芯片管脚单元4的输入信号被存储至信号寄存单元3，继而被信号寄存单元3提供至外部测试模式信号端TM。当锁存到的输入信号为信号“1”时，外部测试模式信号端TM接收到的信号也为信号“1”，最终可以输出信号“1”，控制芯片处于DFT测试模式。当锁存到的输入信号为信号“0”时，外部测试模式信号端TM接收到的信号也为信号“0”，最终可以输出信号“0”，控制芯片处于功能模式。在锁存结束后，锁存控制单元2生成锁存停止信号，并将锁存停止信号发送给信号寄存单元3，信号寄存单元3在锁存停止信号的作用下，停止锁存目标芯片管脚单元4的输入信号，即不论目标芯片管脚单元4的输入信号如何发生变化，该输入信号都不会被芯片寄存单元存储，也不会对外部测试模式信号端TM的输出信号产生影响。

通过上述上电锁存电路的电路结构以及具体实施过程可知：本发明实施例提供的上电锁存电路中，复位控制单元1的输出端与锁存控制单元2的输入端电连接，锁存控制单元2的输出端与信号寄存单元3的使能端E电连接，目标芯片管脚单元4与信号寄存单元3的数据输入端D电连接，信号寄存单元3的输出端与外部测试模式信号端TM电连接。基于此，在锁存期内，复位控制单元1向锁存控制单元2提供锁存启动信号，锁存控制单元2能够根据锁存启动信号生成锁存控制信号，并将锁存控制信号发送给信号寄存单元3。信号寄存单元3能够根据锁存控制信号，对目标芯片管脚单元4的输入信号进行锁存，最终将锁存的输入信号传输至外部测试模式信号端TM。当锁存到的输入信号为信号“1”时，外部测试模式信号端TM接收到的信号也为信号“1”，最终可以输出信号“1”，以控制芯片处于DFT测试模式。当锁存到的输入信号为信号“0”时，外部测试模式信号端TM接收到的信号也为信号“0”，最终可以输出信号“0”，以控制芯片处于功能模式。在锁存期后，锁存控制单元2能够生成锁存停止信号，并将锁存停止信号发送给信号寄存单元3以停止对于锁存目标芯片管脚单元4的输入信号的锁存，使得目标芯片管脚单元4的输入信号跳变不会对外部测试模式信号端TM接收到的信号产生影响，也就是说，无论目标芯片管脚单元4的输入信号如何变化，都不会改变芯片的工作模式。由此，目标芯片管脚单元4不仅能够作为其他的芯片功能管脚来使用，还能够通过本发明实施例提供的上电锁存电路向外部测试模式信号端TM提供信号，以完成芯片工作模式的切换，相对于现有技术中需要设置一个专门的芯片管脚来进行芯片工作模式的切换，本发明实施例不需要再设置一个专门的芯片管脚，避免了芯片管脚资源的损失。

在实际中，上述目标芯片管脚单元4包括芯片管脚PIN0，以及与芯片管脚PIN0电连接的硅片管脚PAD0。硅片管脚PAD0具有PAD端、C端以及I端三个输入输出端，还具有输出使能OEN端，用于控制硅片管脚处于输出模式或者输入模式。当输出使能OEN端与信号“1”电连接时，硅片管脚PAD0处于输入模式，即从PAD端接收输入信号，从C端将信号输出；当输出使能OEN端与信号“0”电连接时，硅片管脚PAD0处于输出模式，即从I端接收信号，从PAD端输出信号。在本发明实施例中，当芯片管脚PIN0与硅片管脚PAD0的PAD端电连接时，需要将输出使能OEN端与信号“1”电连接，以将芯片管脚PIN0接收到的输入信号通过硅片管脚PAD0的C端传输至信号寄存单元3的数据输入端D；当芯片管脚PIN0与硅片管脚PAD0的I端电连接时，则需要将输出使能OEN端与信号“0”电连接，以将芯片管脚PIN0接收到的输入信号通过硅片管脚PAD0的PAD端传输至信号寄存单元3的数据输入端D。

在一种可能的实现方式中，复位控制单元1包括上电复位模块11和复位同步模块12。上电复位模块11的输出端与复位同步模块12的数据输入端D电连接，用于向复位同步模块12提供上电复位信号，复位同步模块12的输出端与锁存控制单元2的输入端、锁存控制单元2的复位端以及信号寄存单元3的复位端电连接，用于根据上电复位信号，向锁存控制单元2的输入端、锁存控制单元2的复位端以及信号寄存单元3的复位端提供锁存启动信号，锁存启动信号用于控制锁存控制单元2启动，以及控制锁存控制单元2以及信号寄存单元3停止复位。

具体实施时，在需要对目标芯片管脚单元4的输入信号进行锁存时，首先控制上电复位模块11上电，在上电复位模块11上电的过程中，其输出为信号“0”，复位同步模块12接收到信号“0”后，将信号“0”传输至锁存控制单元2的输入端、锁存控制单元2的复位端以及信号寄存单元3的复位端，且由于复位端一般为低电平有效，当接收到信号“0”时，锁存控制单元2以及信号寄存单元3在低电平信号“0”的作用下一直维持复位状态。当上电复位模块11上电完成后，其输出信号经过毫秒级别的延迟后跳变为信号“1”，此时，信号“1”为上电复位模块11生成的上电复位信号。复位同步模块12根据接收到的信号“1”，向锁存控制单元2的输入端、锁存控制单元2的复位端以及信号寄存单元3的复位端提供锁存启动信号，此时，锁存启动信号为信号“1”，接收到高电平信号“1”后，锁存控制单元2以及信号寄存单元3停止复位，锁存控制单元2在信号“1”的作用下启动。

基于此，当需要对目标芯片管脚单元4的输入信号进行锁存时，控制上电复位模块11上电，继而通过上电复位模块11上电完成后产生的信号“1”，以控制锁存信号电路处于锁存期内。例如，当目标芯片管脚单元4的输入信号为信号“0”时，若此时需要对信号“0”进行锁存，则需要控制上电复位模块11进行上电。

可以理解的是，在一个锁存期内时，信号寄存单元3仅能对该时期内目标芯片管脚单元4的输入信号进行锁存。当上一个锁存期结束后，若需要对当前目标芯片管脚单元4的输入信号进行锁存时，则需要控制上电复位模块11重新上电，以控制锁存信号电路进入又一轮锁存期。

在一些实施例中，如图1所示，复位控制单元1还包括滤波模块13，滤波模块13的数据输入端与上电复位模块11的输出端电连接，滤波模块13的输出端与复位同步模块12的数据输入端电连接，滤波模块13用于对上电复位信号进行滤波，并将滤波后上电复位信号传输至复位同步模块12。

应理解，在上电过程中由于电源的输出抖动会直接影响上电复位模块11输出的上电复位信号，使得上电复位信号产生不必要的跳变，继而导致锁存启动信号的跳变，例如，当锁存启动信号为信号“1”时，若跳变成信号“0”，则会使锁存信号控制单元以及信号寄存单元3被复位，造成锁存混乱。基于此，滤波模块13可以对上电复位模块11的输出信号进行滤波，将上电复位信号中的毛刺滤除，使得上电复位信号能够一直保持信号“1”的稳定输出。在实际中，为了避免上电锁存电路因为时序问题或者亚稳态问题而导致的电路异常，复位同步模块12在接收到经过滤波模块13的上电复位信号后，需要延迟几个时钟周期后，再同步输出锁存启动信号，具体延迟的周期数目与实际应用中的时钟信号的频率有关，本发明实施例对此不做限定。

在一个实施例中，如图1所示，滤波模块13包括多个第一寄存器以及或门。多个第一寄存器串联，每个第一寄存器的输出端还与或门的相应输入端电连接，或门的输出端与复位同步模块12的输入端电连接。

示例性的，如图1所示，滤波模块13可以包括3个第一寄存器，3个第一寄存器依次首尾相连，且3个第一寄存器的输出端均与或门输入端电连接。当上电复位模块11上电完成后，其输出信号变为信号“1”，此时，信号“1”为上电复位模块11生成的上电复位信号。第1个第一寄存器接收到信号“1”后，将信号“1”传输至第2个第一寄存器，同时也将信号“1”传输至或门的第一输入端，第2个第一寄存器接收到信号“1”后，将信号“1”传输至第3个第一寄存器，同时也将信号“1”传输至或门的第二输入端，第3个第一寄存器接收到信号“1”后，将信号“1”传输至或门的第三输入端，或门的其中一个输入端接收到“信号1”后，将信号“1”传输至复位同步模块12。若在上电复位模块11输出信号“1”的过程中，由于毛刺的存在导致信号发生跳变，使得第1个第一寄存器接收到了信号“0”，由于寄存器仅会在时钟信号的上升沿到来时将数据输入端D的信号采集到输出端，此时第2个第一寄存器发送给第3个第一寄存器的信号还是信号“1”，且第2个第一寄存器发送给或门的信号也是信号“1”，使得或门可以继续输出信号“1”。基于此，滤波电路可以对上电复位信号中的低电平毛刺进行滤除，使得复位同步模块12能够接收到稳定的上电复位信号。可以理解的是，滤波模块13还可以包括2个、4个或者5个第一寄存器，本发明实施例对此不做具体限定。

在一种可能的实现方式中，如图1所示，锁存控制单元2包括计数寄存模块21以及时钟模块22。计数寄存模块21的输入端与复位控制单元1的输出端电连接，用于在锁存启动信号的控制下开始计数。计数寄存模块21的复位端与复位控制单元1的输出端电连接，用于在锁存启动信号的作用下，停止复位。

计数寄存模块21的第一输出端与时钟模块22的使能端E电连接，用于控制时钟模块22打开，时钟模块22的第一输出端与计数寄存模块21的计数端电连接，计数寄存模块21用于对时钟模块22的输出信号进行计数；计数寄存模块21还用于当计数寄存模块21的计数数值达到目标数值后，控制时钟模块22关闭。

计数寄存模块21的第二输出端与信号寄存单元3的使能端E电连接，用于当计数寄存模块21的计数数值达到目标数值后，生成锁存控制信号，锁存控制信号用于控制信号寄存单元3对目标芯片管脚单元4的输入信号进行锁存。

在锁存期后，计数寄存模块21还用于生成锁存停止信号，锁存停止信号用于控制信号寄存单元3停止锁存目标芯片管脚单元4的输入信号。

时钟模块22的第二输出端分别与复位控制单元1的时钟输入端、计数寄存模块21的时钟输入端以及信号寄存单元3的时钟输入端电连接，用于向复位控制单元1、计数寄存模块21以及信号寄存单元3提供时钟信号。

具体实施时，计数寄存模块21接收到复位同步模块12发送的信号“1”后，开始计数，并在信号“1”的作用下停止复位。此时，在计数寄存模块21停止复位后，计数寄存模块21的第一输出端输出信号“1”，时钟模块22的使能端E接收到信号“1”后，时钟模块22打开，并将信号输出至计数寄存模块21的计数端，计数寄存模块21对时钟模块22的输出信号进行计数，当计数寄存模块21的计数数值达到目标数值，即计数寄存模块21计数满后，计数寄存模块21的第一输出端输出信号“0”，时钟模块22的使能端E接收到信号“0”后，时钟模块22关闭。同时，在计数寄存模块21启动后，计数寄存模块21计数满之前，计数寄存模块21的第二输出端向信号寄存单元3的使能端E输出信号“0”，信号寄存单元3的使能端E接收到信号“0”时，不会对数据输入端D接收到的信号进行存储。在计数寄存模块21计数满后，计数寄存模块21的第二输出端向信号寄存单元3的使能端E输出信号“1”，信号寄存单元3的使能端E接收到信号“1”后，才会对数据输入端D接收到的信号进行存储。

在将目标管脚单元的输入信号存储至信号寄存单元3后，锁存期结束，计数寄存模块21的第二输出端向信号寄存单元3的使能端E输出信号“0”，以停止锁存目标芯片管脚单元4的输入信号。在锁存期后，信号寄存单元3不会对目标芯片管脚单元4的输入信号进行寄存，此时无论目标芯片管脚单元4的输入信号如何变化，都不会对信号寄存单元3的输出信号产生影响。

在一些实施例中，如图1所示，计数寄存模块21包括计数器211和第二寄存器212。计数器211的输入端以及复位端均与复位控制单元1的输出端电连接，计数器211的第一输出端Q1与时钟模块22的使能端E电连接，时钟模块22的第一输出端Q与计数器211的计数端电连接，计数器211用于在锁存启动信号的控制下，控制时钟模块22打开，并对时钟模块22的输出信号进行计数。

计数器211的第二输出端Q2与第二寄存器212的数据输入端电连接，第二寄存器212的输出端与信号寄存单元3的使能端E电连接，第二寄存器212用于将计数器211生成的锁存控制信号或锁存停止信号传输至信号寄存单元3的使能端E。

时钟模块22的第二输出端还与第二寄存器212的时钟输入端电连接，用于向第二寄存器212提供时钟信号。

具体实施时，计数器211接收到复位同步模块12发送的信号“1”后，开始计数，计数器211以及第二寄存器212在信号“1”的作用下停止复位。此时，在计数器211停止复位后，计数器211的第一输出端Q1输出信号“1”，时钟模块22的使能端E接收到信号“1”后，时钟模块22打开，并将信号输出至计数器211的计数端，计数器211对时钟模块22的输出信号进行计数，当计数器211的计数数值达到目标数值，即计数器211计数满后，计数器211的第一输出端Q1输出信号“0”，时钟模块22的使能端E接收到信号“0”后，时钟模块22关闭。同时，在计数器211启动后，计数器211计数满之前，计数器211的第二输出端Q2向第二寄存器212输出信号“0”，第二寄存器212在时钟信号的上升沿到来时，将信号“0”传输至信号寄存单元3的使能端E，此时信号寄存单元3不会对数据输入端D接收到的信号进行存储。在计数器211计数满后，计数器211的第二输出端向第二寄存器212输出信号“1”，第二寄存器212在时钟信号的上升沿到来时，将信号“1”传输至信号寄存单元3的使能端E，信号寄存单元3的使能端E接收到信号“1”后，对数据输入端接收到的信号进行存储。

在一些实施例中，如图1所示，时钟模块22包括时钟门控器222和时钟信号端221。时钟信号端221分别与复位控制单元1的时钟输入端、计数寄存模块21的时钟输入端、信号寄存单元3的时钟输入端以及时钟门控器222的时钟输入端CP电连接，用于向复位控制单元1、计数寄存模块21、信号寄存单元3以及时钟门控器222提供时钟信号。

时钟门控器222的使能端E与计数寄存模块21的第一输出端电连接，时钟门控器222的输出端与计数寄存模块21的计数端电连接。

具体实施时，当时钟门控器222的使能端E接收到计数器211输出的信号“1”时，时钟门控器222打开，时钟信号端221通过时钟门控器222向计数器211提供时钟信号，计数器211对时钟信号进行计数，例如，1个时钟信号的周期记为1，2个时钟信号的周期记为2，由此，当计数器211计满之后，计数器211就向时钟门口器的使能端E输出信号“0”，以控制时钟门控器222关闭，从而使得计数器211停止计数。

在实际应用中，时钟信号端221用于向复位控制单元1、计数寄存模块21、信号寄存单元3以及时钟门控器222提供时钟信号，使用同一个时钟信号端221提供时钟信号，能够最大程度的避免锁存电路的时序混乱。时钟信号端221提供的时钟信号可以利用晶振时钟产生。

在一种可能的实现方式中，如图1所示，信号寄存单元3包括第三寄存器31以及第四寄存器32。锁存控制单元2的输出端与第三寄存器31的使能端E电连接，第三寄存器31的数据输入端D与目标芯片管脚单元4电连接，第三寄存器31的输出端与第四寄存器32的数据输入端D电连接。第四寄存器32的输出端与外部测试模式信号端TM电连接。

具体的，当第三寄存器31的使能端E接收到信号“0”时，第三寄存器31处于非使能状态，此时不论时钟信号的上升沿是否到来，第三寄存器31都不会将数据输入端D接收的信号传输至输出端Q。第三寄存器31的使能端E接收到信号“1”时，第三寄存器31处于使能状态，此时，当时钟信号的上升沿到来时，第三寄存器31才会将数据输入端D接收的信号传输至输出端Q，第四寄存器32将接收到信号后，在下一个时钟周期的上升沿到来时，将采集到的信号传输至输出端Q，继而将信号提供至外部测试模式信号端TM。

应注意，上述实施例中的第一寄存器、第二寄存器212、第三寄存器31以及第四寄存器32可以是上升沿寄存器，即只有在时钟信号的上升沿到来时，才能将数据输入端D的信号传输至输出端Q，或者，上述实施例中的第一寄存器、第二寄存器212、第三寄存器31以及第四寄存器32也可以是下降沿寄存器，即只有在时钟信号的下降沿到来时，才能将数据输入端D的信号传输至输出端Q，对此，本发明实施例不做具体限定。

下面将结合图1和图2，以目标芯片管脚单元4的输入信号是信号“1”为例，详细说明本发明实施例提供的上电锁存电路的工作原理，以下说明仅用于解释，不作为限定。

首先控制上电复位模块11给芯片上电，时钟信号端221提供时钟信号。

在上电过程中，上电复位模块11输出信号“0”；滤波模块13中的多个第一寄存器以及复位同步模块12中的输出信号均为信号“0”；计数器211的计数端以及复位端同时接收到信号“0”，计数器211的复位端生效，处于复位状态，计数器211的第一输出端Q1默认输出信号“1”，第二输出端Q2默认输出信号“0”，第二寄存器212的复位端、第三寄存器31的复位端以及第四寄存器32的复位端接收到信号“0”，复位端生效，第二寄存器212、第三寄存器31以及第四寄存器32均处于复位状态，输出为信号“0”，外部测试模式信号端TM也接收到信号“0”。

上电完成后，上电复位模块11的输出信号由信号“0”变为信号“1”，滤波模块13的输出信号由信号“0”变为信号“1”，复位同步模块12中的输出信号由信号“0”变为信号“1”，最后，计数器211的计数端和复位端、第二寄存器212的复位端、第三寄存器31的复位端以及第四寄存器32的复位端接收的信号均由信号“0”变为信号“1”，此时，芯片处于非复位状态，计数器211开始计数。计数器211的第一输出端Q1和计数器211的第二输出端Q2仍然为初始状态，即：Q1＝1,Q2＝0，时钟门控器222的门控仍然是打开的，第三寄存器31的使能端E接收到的信号仍为信号“0”，处于非使能状态。

当计数器211计满的当前时钟周期内，计数器211的第一输出端Q1＝1，计数器211的第二输出端Q2＝1，此时第二寄存器212的输入端开始变为信号“1”。

当计数器211计满后的第2个时钟周期内，计数器211的第一输出端Q1＝0，时钟门控器222关闭，计数器211停止计数。计数器211的第二输出端Q2＝0，第二寄存器212在时钟信号的上升沿到来时，将上一个周期内数据输入端接收到的信号“1”采集到输出端，使得第三寄存器31的使能端E接收到的信号为信号“1”，第三寄存器31处于使能状态。之后，第二寄存器212的数据输入端再次变为信号“0”。

当计数器211计满后的第3个时钟周期内，由于第2个时钟周期内第三寄存器31的使能端E接收到的信号为信号“1”，第3个时钟周期可以将第三寄存器31的数据输入端D接收到的信号，即将目标芯片管脚单元4的输入信号传输至第三寄存器31的输出端Q。此时，第二寄存器212的输出端采集到在第2个时钟周期内计数器211的第二输出端Q2＝0，则第三寄存器31的使能端E也是信号“0”。

当计数器211计满后的第4个时钟周期内，第四寄存器32采集到第3个时钟周期内第三寄存器31的输出，即为目标芯片管脚单元4的输入信号，由于第三寄存器31的使能端E接收到信号“0”，所以第三寄存器31的输出端Q一直保持目标芯片管脚单元4在计数器211计满后的第3个时钟周期内的输出信号不变。

锁存过程结束后，除非上电复位模块11重新上电，否则第四寄存器32一直输出锁存期内的目标芯片管脚单元4的输入信号。

本发明实施例还提供一种上电锁存装置，包括上述实施例中提供的上电锁存电路。

与现有技术相比，本发明实施例提供的上电锁存装置的有益效果与上述技术方案所述的上电锁存电路的有益效果相同，此处不做赘述。

本发明实施例还提供一种上电锁存方法，应用于上述实施例中提供的上电锁存电路，所述上电锁存方法包括：

锁存期内，控制复位控制单元向锁存控制单元提供锁存启动信号；

响应于锁存启动信号，锁存控制单元向信号寄存单元提供锁存控制信号；

响应于锁存控制信号，信号寄存单元对目标芯片管脚单元的输入信号进行锁存，并将锁存的输入信号传输至外部测试模式信号端；

锁存期后，锁存控制单元向信号寄存单元提供锁存停止信号；

响应于锁存停止信号，信号寄存单元停止锁存目标芯片管脚单元的输入信号。

与现有技术相比，本发明实施例提供的上电锁存方法的有益效果与上述技术方案所述的上电锁存电路的有益效果相同，此处不做赘述。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种上电锁存电路，其特征在于，用于对目标芯片管脚单元的输入信号进行锁存，包括复位控制单元、锁存控制单元以及信号寄存单元，其中：

所述复位控制单元的输出端与所述锁存控制单元的输入端电连接，所述锁存控制单元的输出端与所述信号寄存单元的使能端电连接，所述目标芯片管脚单元与所述信号寄存单元的数据输入端电连接，所述信号寄存单元的输出端与外部测试模式信号端电连接；

在锁存期内，所述复位控制单元用于向所述锁存控制单元提供锁存启动信号，所述锁存控制单元用于在所述锁存启动信号的作用下，生成锁存控制信号，并将所述锁存控制信号发送给所述信号寄存单元；所述信号寄存单元用于根据所述锁存控制信号，对所述目标芯片管脚单元的输入信号进行锁存，并将锁存的所述输入信号传输至所述外部测试模式信号端；

在锁存期后，所述锁存控制单元还用于生成锁存停止信号，并将所述锁存停止信号发送给所述信号寄存单元；所述信号寄存单元用于根据所述锁存停止信号，停止锁存所述目标芯片管脚单元的输入信号。

2.根据权利要求1所述的上电锁存电路，其特征在于，所述复位控制单元包括上电复位模块和复位同步模块，其中：

所述上电复位模块的输出端与所述复位同步模块的数据输入端电连接，用于向所述复位同步模块提供上电复位信号，所述复位同步模块的输出端与所述锁存控制单元的输入端、所述锁存控制单元的复位端以及所述信号寄存单元的复位端电连接，用于根据所述上电复位信号，向所述锁存控制单元的输入端、所述锁存控制单元的复位端以及所述信号寄存单元的复位端提供所述锁存启动信号，所述锁存启动信号用于控制所述锁存控制单元启动，以及控制所述锁存控制单元以及所述信号寄存单元停止复位。

3.根据权利要求2所述的上电锁存电路，其特征在于，所述复位控制单元还包括滤波模块，所述滤波模块的数据输入端与所述上电复位模块的输出端电连接，所述滤波模块的输出端与所述复位同步模块的数据输入端电连接，所述滤波模块用于对所述上电复位信号进行滤波，并将滤波后所述上电复位信号传输至所述复位同步模块。

4.根据权利要求3所述的上电锁存电路，其特征在于，所述滤波模块包括多个第一寄存器以及或门，其中：

所述多个第一寄存器串联，每个所述第一寄存器的输出端还与所述或门的相应输入端电连接，所述或门的输出端与所述复位同步模块的输入端电连接。

5.根据权利要求1所述的上电锁存电路，其特征在于，所述锁存控制单元包括计数寄存模块以及时钟模块，其中：

所述计数寄存模块的输入端与所述复位控制单元的输出端电连接，用于在所述锁存启动信号的控制下开始计数；所述计数寄存模块的复位端与所述复位控制单元的输出端电连接，用于在所述锁存启动信号的作用下，停止复位；

所述计数寄存模块的第一输出端与所述时钟模块的使能端电连接，用于控制所述时钟模块打开，所述时钟模块的第一输出端与所述计数寄存模块的计数端电连接，所述计数寄存模块用于对所述时钟模块的输出信号进行计数；所述计数寄存模块还用于当所述计数寄存模块的计数数值达到目标数值后，控制所述时钟模块关闭；

所述计数寄存模块的第二输出端与所述信号寄存单元的使能端电连接，用于当所述计数寄存模块的计数数值达到目标数值后，生成所述锁存控制信号，所述锁存控制信号用于控制所述信号寄存单元对所述目标芯片管脚单元的输入信号进行锁存；

在锁存期后，所述计数寄存模块还用于生成所述锁存停止信号，所述锁存停止信号用于控制所述信号寄存单元停止锁存所述目标芯片管脚单元的输入信号；

所述时钟模块的第二输出端分别与所述复位控制单元的时钟输入端、所述计数寄存模块的时钟输入端以及所述信号寄存单元的时钟输入端电连接，用于向所述复位控制单元、所述计数寄存模块以及所述信号寄存单元提供时钟信号。

6.根据权利要求5所述的上电锁存电路，其特征在于，所述计数寄存模块包括计数器和第二寄存器，其中：

所述计数器的输入端以及复位端均与所述复位控制单元的输出端电连接，所述计数器的第一输出端与所述时钟模块的使能端电连接，所述时钟模块的第一输出端与所述计数器的计数端电连接，所述计数器用于在所述锁存启动信号的控制下，控制所述时钟模块打开，并对所述时钟模块的输出信号进行计数；

所述计数器的第二输出端与所述第二寄存器的数据输入端电连接，所述第二寄存器的输出端与所述信号寄存单元的使能端电连接，所述第二寄存器用于将所述计数器生成的所述锁存控制信号或所述锁存停止信号传输至所述信号寄存单元的使能端；

所述时钟模块的第二输出端还与所述第二寄存器的时钟输入端电连接，用于向所述第二寄存器提供所述时钟信号。

7.根据权利要求5所述的上电锁存电路，其特征在于，所述时钟模块包括时钟门控器和时钟信号端，其中：

所述时钟信号端分别与所述复位控制单元的时钟输入端、所述计数寄存模块的时钟输入端、所述信号寄存单元的时钟输入端以及所述时钟门控器的时钟输入端电连接，用于向所述复位控制单元、所述计数寄存模块、所述信号寄存单元以及所述时钟门控器提供所述时钟信号；

所述时钟门控器的使能端与所述计数寄存模块的第一输出端电连接，所述时钟门控器的输出端与所述计数寄存模块的计数端电连接。

8.根据权利要求1所述的上电锁存电路，其特征在于，所述信号寄存单元包括第三寄存器以及第四寄存器，其中：

所述锁存控制单元的输出端与所述第三寄存器的使能端电连接，所述第三寄存器的数据输入端与所述目标芯片管脚单元电连接，所述第三寄存器的输出端与所述第四寄存器的数据输入端电连接；

所述第四寄存器的输出端与所述外部测试模式信号端电连接。

9.一种上电锁存装置，其特征在于，包括权利要求1-8任一项所述的上电锁存电路。

10.一种上电锁存方法，其特征在于，应用于权利要求1-8任一项所述的上电锁存电路，所述上电锁存方法包括：

锁存期内，控制复位控制单元向锁存控制单元提供锁存启动信号；

响应于所述锁存启动信号，所述锁存控制单元向信号寄存单元提供锁存控制信号；

响应于所述锁存控制信号，所述信号寄存单元对目标芯片管脚单元的输入信号进行锁存，并将锁存的所述输入信号传输至外部测试模式信号端；

锁存期后，所述锁存控制单元向所述信号寄存单元提供锁存停止信号；

响应于所述锁存停止信号，所述信号寄存单元停止锁存所述目标芯片管脚单元的输入信号。

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