CN115114224A - 一种soc+fpga的飞控计算机硬件*** - Google Patents

一种soc+fpga的飞控计算机硬件*** Download PDF

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宋国庆
毛仲君
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徐海航
叶德章
魏建峰
郭帅
陈佳乐
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Abstract

本发明公开了一种SOC+FPGA的飞控计算机硬件***，涉及飞控计算机硬件***技术领域，其技术方案要点是：包括SOC单元、FPGA单元和辅助电路，所述辅助电路包括接口单元、存储单元和调试单元，SOC单元中的ARM和DSP通过中断和共享内存空间的方式通信，FPGA单元通过EMIF(外部存储器接口)总线与SOC单元交互。本发明的飞控计算机硬件***中的SOC单元是ARM+DSP双核异构处理器，FPGA则是接口资源丰富，基于模块化开发可编程逻辑器件，该***不仅能满足飞控***实时性强、运算精度和灵活性高的特点，还能简化软硬件设计，降低***功耗，提高***可靠性。

Description

一种SOC+FPGA的飞控计算机硬件***
技术领域
本发明涉及飞控计算机硬件***技术领域，更具体地说，它涉及一种SOC+FPGA的飞控计算机硬件***。
背景技术
飞控计算机是飞行器完成飞行任务的核心控制***，负责传感器数据采集、控制率解算、飞行任务调度与管理等。对于飞控硬件***架构而言，已不局限于单一处理器，而越来越多地采用多处理器协同完成任务。单一处理器因片上资源和运算能力限制，需大量额外辅助电路，导致飞控软硬件***复杂度高，实时性和可靠性不足。多处理器以ARM、DSP、FPGA中的两种或多种来构建最为常见，有同构多核和异构多核两种。同构多核因处理器类型单一，难以同时满足飞控***实时性高、运算精度高、接口灵活的要求。异构多核主要有ARM+DSP、ARM+FPGA、DSP+FPGA和ARM+DSP+FPGA几种，ARM+DSP架构中ARM事务管理能力强大，DSP运算能力强悍，但ARM和DSP处理器IO资源相对FPGA较少，且接口不具通用性，灵活性和可扩展性不足；ARM+FPGA架构因缺少强大的DSP运算单元，导致高精度浮点运算能力不足，难以完成复杂算法实时解算；DSP+FPGA架构因缺少ARM多任务实时管理能力，无法满足飞控***任务多、复杂度高、实时性强的特点；ARM+DSP+FPGA架构是较为全面的架构，将各种微处理器相互结合，取长补短，对于提升飞控软硬件***性能效果显著，是目前研究发展趋势之一。
为此，本发明旨在提出一种SOC+FPGA的飞控计算机硬件***，以解决上述现有飞控***实时性不强、运算精度和灵活性较低，***可靠性低，***功耗高的问题。
发明内容
本发明的目的是为了解决上述问题，提供一种SOC+FPGA的飞控计算机硬件***，本发明的飞控计算机硬件***中的SOC单元(***级芯片)采用ARM+DSP双核异构处理器，FPGA则是接口资源丰富，基于模块化开发可编程逻辑器件，该***不仅能满足飞控***实时性强、运算精度和灵活性高的特点，还能简化软硬件设计，降低***功耗，提高***可靠性。
1.本发明的上述技术目的是通过以下技术方案得以实现的：一种SOC+FPGA的飞控计算机硬件***，包括SOC单元、FPGA单元和辅助电路，所述辅助电路包括接口单元、存储单元和调试单元；
所述SOC单元为双核异构处理器，所述SOC单元的内核为ARM内核和DSP内核，所述ARM内核与DSP内核之间通过共享内存的DSP L2RAM和中断线通信，所述ARM内核和DSP内核均可访问共享内存，在读写完内存空间的数据后，通过中断方式通知对方，实现数据及时处理；
所述FPGA单元用于接口分发和数据传输，所述FPGA单元通过FPGA硬件逻辑编程，并结合外部接口保护芯片，配置形成接口单元；所述FPGA单元通过EMIF总线与SOC单元进行数据传输；
所述接口单元用于满足各种设备的挂接；
所述存储单元用于程序和数据存储，所述存储单元包括NAND-FlashA、NAND-FlashB、NOR-FlashC和同步动态随机存储器SDRAM，所述NOR-FlashC通过SPI总线与SOC单元交互，用于程序贮存；所述同步动态随机存储器SDRAM通过DDR总线与SOC单元交互，为SOC单元提供内存空间；所述NAND-FlashA和NAND-FlashB通过EMIF总线与SOC单元交互，进行数据相互备份存储；
所述调试单元用于程序开发调试；
所述SOC单元通过EMIF总线发控制指令给FPGA单元，经FPGA单元控制相应的接口单元工作，实现对外部设备的控制；接口单元有数据输入时，由FPGA单元预先处理，处理完成后向SOC单元发送中断请求，SOC单元接收到中断后，根据中断类型读取相应数据，实现飞控与外部设备的交互。
在本方案中，一方面能够降低程序的复杂度和耦合性，增强软件可靠性通过充分发挥各处理器优势，控制部分由ARM处理，复杂运算由DSP负责，控制与算法分离独立，能有效降低程序复杂度和耦合度，提高软件可靠性。另一方面，能够减轻CPU负荷，增强***实时性；ARM内核基于实时操作***进行任务调度与管理，DSP内核进行算法实时解算，FPGA单元对来自接口单元的数据进行预处理，实现CPU负荷合理分担，能够有效提高***实时性。并且，该***能够简化硬件设计，降低***功耗；通过ARM内核+DSP内核的SOC单元架构，用较少辅助电路就能构建双核最小***，简化了硬件设计，利用FPGA单元进行逻辑电路模块化设计，能够提高开发效率，也有利于提高***集成度，降低功耗。此外，本***能够提高接口灵活性和可扩展性；FPGA单元完成接口时序、接口扩展等任务，采用模块化思想开发，每个单元模块独立和总线通信，单元模块之间相互不关联，修改某个模块不会影响***其他模块，能增强***灵活性和可扩展能力。
本发明进一步设置为：所述接口单元包括若干路CAN口、SPI口、RS232口、RS422/485口、DAC口、ADC口、PWM口、GPIO口。
通过采用上述技术方案，使接口单元的接口类型丰富，便于满足各种设备的挂接。
本发明进一步设置为：所述接口单元采用带ESD保护接口芯片结合保护电路的方式实现FPGA单元与接口单元的物理隔离。
通过采用上述技术方案，能够防止异常注入通过接口单元进入而损坏器件。
本发明进一步设置为：所述保护电路采用并联电压防护型器件结合串联电流防护型器件和并联功率型防护器件实现三级防护。
通过采用上述技术方案，能够提高接口的抗冲击能力，增强接口的可靠性。
本发明进一步设置为：所述调试单元设有SOC程序烧写口、SOC调试口、SOC网口、FPGA程序烧写口和FPGA调试口。
通过采用上述技术方案，便于实现调试单元对程序开发调试。
本发明专利不仅限于ARM和DSP集成在一个芯片内构成的SOC架构设计方法，还包含ARM和DSP为两个分离处理器的架构设计方法。
本发明专利不仅限于ARM和DSP构成的SOC+FPGA架构设计方法，还包含基于FPGA构建的SOPC(可编程片上***)，构成SOC+SPOC架构设计方法。
综上所述，本发明具有以下有益效果：
1、本发明的***采用SOC结合FPGA的架构，能够充分将各种处理器的优势集于一体，不仅能提高飞控***的实时性、复杂数据和算法的处理能力，还能对接口进行灵活配置；
2、本发明的***采用SOC结合FPGA的架构，SOC单元上的ARM和DSP拥有可靠的核间通信机制，有利于提高软件可靠性，核心器件与接口单元间有充足的防护措施，能增强硬件抗冲击能力，提高可靠性；
3、本发明的***采用SOC结合FPGA的架构，可基于软核或硬核处理器在FPGA内部实现来构建可编程片上***，构成SOC+SOPC架构，使飞控***胜任复杂度更高的场合，增强***的扩展能力。
附图说明
图1是本发明实施例中SOC+FPGA的飞控计算机硬件***架构示意图；
图2是本发明实施例中FPGA单元设计示意图。
图中：1、SOC单元；2、FPGA单元；3、接口单元；4、存储单元；5、调试单元；6、ARM内核；7、DSP内核；8、CAN口；9、SPI口；10、RS232口；11、RS422/RS285口；12、DAC口；13、ADC口；14、PWM口；15、GPIO口；16、NAND-FlashA；17、NAND-FlashB；18、NOR-FlashC；19、同步动态随机存储器SDRAM；20、SOC程序烧写口；21、SOC调试口；22、SOC网口；23、FPGA程序烧写口；24、PGA调试口；25、DSP L2 RAM；26、中断线；27、EMIF总线；28、SPI总线；29、DDR总线。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明的实施例及附图，对本发明的技术方案进行进一步详细地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将结合实施例来详细说明本发明。
实施例：
如图1和图2所示，一种SOC+FPGA的飞控计算机硬件***，如图1、图2所示，包括SOC单元1、FPGA单元2和辅助电路，辅助电路包括接口单元3、存储单元4和调试单元5。
SOC单元1为双核异构处理器，SOC单元1的内核为ARM内核6和DSP内核7，ARM内核6与DSP内核7之间通过共享内存的DSP L2RAM25和中断线26通信，ARM内核6和DSP内核7均可访问共享内存，在读写完内存空间的数据后，通过中断方式通知对方，实现数据及时处理。
FPGA单元2用于接口分发和数据传输，FPGA单元2通过FPGA硬件逻辑编程，并结合外部接口保护芯片，配置形成接口单元3。FPGA单元2通过EMIF总线27与SOC单元1进行数据传输。
接口单元3用于满足各种设备的挂接。
存储单元4用于程序和数据存储，存储单元4包括NAND-FlashA16、NAND-FlashB17、NOR-FlashC18和同步动态随机存储器SDRAM19，NOR-FlashC18通过SPI总线28与SOC单元1交互，用于程序贮存。同步动态随机存储器SDRAM19通过DDR总线29与SOC单元1交互，为SOC单元1提供内存空间。NAND-FlashA16和NAND-FlashB17通过EMIF总线27与SOC单元1交互，进行数据相互备份存储，防止飞行数据丢失，增强硬件可靠性。
调试单元5用于程序开发调试。
SOC单元1通过EMIF总线27发控制指令给FPGA单元2，经FPGA单元2控制相应的接口单元3工作，实现对外部设备的控制。接口单元3有数据输入时，由FPGA单元2预先处理，完成后向SOC单元1发送中断请求，SOC单元1接收到中断后，根据中断类型读取相应数据，实现飞控与外部设备的交互。
在本方案中，通过该***，一方面能够降低程序的复杂度和耦合性，增强软件可靠性通过充分发挥各处理器优势，控制部分由ARM处理，复杂运算由DSP负责，控制与算法分离独立，能有效降低程序复杂度和耦合度，提高软件可靠性。另一方面，能够减轻CPU负荷，增强***实时性；ARM内核6基于实时操作***进行任务调度与管理，DSP内核7进行算法实时解算，FPGA单元2对来自接口单元3的数据进行预处理，实现CPU负荷合理分担，能够有效提高***实时性。并且，该***能够简化硬件设计，降低***功耗；通过ARM内核6+DSP内核7的SOC单元1架构，用较少辅助电路就能构建双核最小***，简化了硬件设计，利用FPGA单元2进行逻辑电路模块化设计，能够提高开发效率，也有利于提高***集成度，降低功耗。此外，本***能够提高接口灵活性和可扩展性；FPGA单元2完成接口时序、接口扩展等任务，采用模块化思想开发，每个单元模块独立和总线通信，单元模块之间相互不关联，修改某个模块不会影响***其他模块，能增强***灵活性和可扩展能力。
在本实施例中，接口单元3包括若干路CAN口8、SPI口9、RS232口10、RS422/485口、DAC口12、ADC口13、PWM口14、GPIO口15，使接口单元3的接口类型丰富，便于满足各种设备的挂接。
接口单元3采用带ESD保护接口芯片结合保护电路的方式实现FPGA单元2与接口单元3的物理隔离，能够防止异常注入通过接口单元3进入而损坏器件。
保护电路采用并联电压防护型器件结合串联电流防护型器件和并联功率型防护器件实现三级防护，能够提高接口的抗冲击能力，增强接口的可靠性。
调试单元5包括SOC程序烧写口20、SOC调试口21、SOC网口22、FPGA程序烧写口23和FPGA调试口24，便于实现调试单元5对程序开发调试。
本发明方案不仅限于ARM内核6和DSP啮合集成在一个芯片内构成的SOC单元1架构，还包含ARM内核6和DSP内核7处理器为两个分离处理器构成的伪SOC单元1的架构。
并且，本发明方案还不仅限于ARM内核6和DSP内核7构成的SOC+FPGA架构，还包含基于FPGA单元2构建的SOPC单元(可编程片上***)，构成SOC+SPOC架构。
在本发明的上述实施例中，本发明的飞控计算机硬件***与常规架构飞控硬件***相比，具有以下优势效果：
(1)控制任务与复杂算法分离独立开发，降低程序复杂度和耦合性，提高软件可移植性和可靠性；
(2)将CPU工作合理分配，ARM负责实时控制，DSP负责运算，FPGA进行数据预处理，减轻了CPU负担，提高了***实时性；
(3)基于ARM与DSP构成的SOC开发，免除了双核间的交互电路的开发，有利于简化软硬件设计，基于FPGA进行硬件逻辑电路开发，并设计多样的接口防护措施，有利于提高***集成度，降低***功耗，增强硬件接口可靠性；
(4)用接口丰富、配置灵活的FPGA做模块化接口设计，可将多种接口配置程序预先写进FPGA，并设计选焊电阻，通过选焊不同电阻实现接口的不同配置，提高接口的功能多样性和配置灵活性。
(5)可挂接大容量的程序和数据存储芯片，大容量的运行空间，便于嵌入式软件***移植和长航时数据存储。
工作原理：本发明的***采用SOC结合FPGA的架构，充分将各种处理器的优势集于一体，不仅能提高飞控***的实时性、复杂数据和算法的处理能力，还能对接口进行灵活配置；SOC单元1上的ARM和DSP拥有可靠的核间通信机制，利于提高软件可靠性，核心器件与接口单元3间有充足的防护措施，能增强硬件抗冲击能力，提高可靠性；采用SOC单元1结合FPGA单元2的架构，可基于软核或硬核处理器在FPGA内部实现来构建可编程片上***，构成SOC+SOPC架构，使飞控***胜任复杂度更高的场合，增强***的扩展能力。
本具体实施例仅仅是对本发明的解释，其并不是对本发明的限制，本领域技术人员在阅读完本说明书后可以根据需要对本实施例做出没有创造性贡献的修改，但只要在本发明的权利要求范围内都受到专利法的保护。

Claims (5)

1.一种SOC+FPGA的飞控计算机硬件***，其特征是：包括SOC单元(1)、FPGA单元(2)和辅助电路，所述辅助电路包括接口单元(3)、存储单元(4)和调试单元(5)；
所述SOC单元(1)为双核异构处理器，所述SOC单元(1)的内核为ARM内核(6)和DSP内核(7)，所述ARM内核(6)与DSP内核(7)之间通过共享内存的DSP L2 RAM(25)和中断线(26)通信，所述ARM内核(6)和DSP内核(7)均可访问共享内存，在读写完内存空间的数据后，通过中断方式通知对方，实现数据及时处理；
所述FPGA单元(2)用于接口分发和数据传输，所述FPGA单元(2)通过FPGA硬件逻辑编程，并结合外部接口保护芯片，配置形成接口单元(3)；所述FPGA单元(2)通过EMIF总线(27)与SOC单元(1)进行数据传输；
所述接口单元(3)用于满足各种设备的挂接；
所述存储单元(4)用于程序和数据存储，所述存储单元(4)包括NAND-FlashA(16)、NAND-FlashB(17)、NOR-FlashC(18)和同步动态随机存储器SDRAM(19)，所述NOR-FlashC(18)通过SPI总线(28)与SOC单元(1)交互，用于程序贮存；所述同步动态随机存储器SDRAM(19)通过DDR总线(29)与SOC单元(1)交互，为SOC单元(1)提供内存空间；所述NAND-FlashA(16)和NAND-FlashB(17)通过EMIF总线(27)与SOC单元(1)交互，进行数据相互备份存储；
所述调试单元(5)用于程序开发调试；
所述SOC单元(1)通过EMIF总线(27)发控制指令给FPGA单元(2)，经FPGA单元(2)控制相应的接口单元(3)工作，实现对外部设备的控制；接口单元(3)有数据输入时，由FPGA单元(2)预先处理，处理完成后向SOC单元(1)发送中断请求，SOC单元(1)接收到中断后，根据中断类型读取相应数据，实现飞控与外部设备的交互。
2.根据权利要求1所述的一种SOC+FPGA的飞控计算机硬件***，其特征是：所述接口单元(3)包括若干路CAN口(8)、SPI口(9)、RS232口(10)、RS422/485口、DAC口(12)、ADC口(13)、PWM口(14)、GPIO口(15)。
3.根据权利要求1所述的一种SOC+FPGA的飞控计算机硬件***，其特征是：所述接口单元(3)采用带ESD保护接口芯片结合保护电路的方式实现FPGA单元(2)与接口单元(3)的物理隔离。
4.根据权利要求3所述的一种SOC+FPGA的飞控计算机硬件***，其特征是：所述保护电路采用并联电压防护型器件结合串联电流防护型器件和并联功率型防护器件实现三级防护。
5.根据权利要求1所述的一种SOC+FPGA的飞控计算机硬件***，其特征是：所述调试单元(5)设有SOC程序烧写口(20)、SOC调试口(21)、SOC网口(22)、FPGA程序烧写口(23)和FPGA调试口(24)。
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CN115562137A (zh) * 2022-12-06 2023-01-03 北京星途探索科技有限公司 一种飞行控制软件架构和飞行控制方法、装置及电子设备

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