CN115101543A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其制造方法，其中该半导体装置包括基板、金属氧化物半导体层、第一栅极、源极以及漏极。金属氧化物半导体层的材料包括铟锌氧化物、铟钨氧化物、铟钨锌氧化物、铟锌锡氧化物、铟镓锡氧化物以及铟镓锌锡氧化物中的至少一者。金属氧化物半导体层包括第一掺杂区、第二掺杂区、位于第一掺杂区与第二掺杂区之间的沟道区、位于第一掺杂区中的第一结晶区以及位于第二掺杂区中的第二结晶区。第一结晶区与第二结晶区的结晶度大于沟道区的结晶度。源极以及漏极分别电连接第一结晶区与第二结晶区。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，且特别涉及一种包含金属氧化物半导体层的半导体装置及其制造方法。
背景技术
目前，常见的薄膜晶体管通常以非晶硅半导体作为沟道，其中非晶硅半导体由于制作工艺简单且成本低廉，因此以广泛的应用于各种薄膜晶体管中。
氧化铟镓锌(indium gallium zinc oxide，IGZO)同时具有面积小以及载流子迁移率高的优点，因此被视为一种重要的新型半导体材料。然而，在氧化铟镓锌制备的晶体管中，电极与氧化铟镓锌的接触不佳，影响了能够通过晶体管的电流流量。因此，目前亟需一种可以解决前述问题的方法。
发明内容
本发明提供一种半导体装置，可以改善金属氧化物半导体层与源极以及之间以及金属氧化物半导体层与漏极之间接触不佳的问题。
本发明提供一种半导体装置的制造方法，可以改善金属氧化物半导体层与源极以及之间以及金属氧化物半导体层与漏极之间接触不佳的问题。
本发明的至少一实施例提供一种半导体装置。半导体装置包括基板、金属氧化物半导体层、第一栅极、源极以及漏极。金属氧化物半导体层位于基板之上。金属氧化物半导体层的材料包括铟锌氧化物、铟钨氧化物、铟钨锌氧化物、铟锌锡氧化物、铟镓锡氧化物以及铟镓锌锡氧化物中的至少一者。金属氧化物半导体层包括第一掺杂区、第二掺杂区、位于第一掺杂区与第二掺杂区之间的沟道区、位于第一掺杂区中的第一结晶区以及位于第二掺杂区中的第二结晶区。第一结晶区与第二结晶区的结晶度大于沟道区的结晶度。沟道区的载流子迁移率为30cm2/Vs至100cm2/Vs，且沟道区的铟浓度为25mol％至40mol％。第一栅极重叠于金属氧化物半导体层的沟道区。源极以及漏极分别电连接第一结晶区与第二结晶区。
本发明的至少一实施例提供一种半导体装置的制造方法，包括：形成金属氧化物层于基板之上，且金属氧化物层的材料包括铟锌氧化物、铟钨氧化物、铟钨锌氧化物、铟锌锡氧化物、铟镓锡氧化物以及铟镓锌锡氧化物中的至少一者；形成第一栅极，第一栅极重叠于金属氧化物层；对金属氧化物层执行掺杂制作工艺，以形成经掺杂的金属氧化物层；形成源极以及漏极，源极以及漏极分别连接经掺杂的金属氧化物层；对经掺杂的金属氧化物层执行退火制作工艺，以形成金属氧化物半导体层，其中金属氧化物半导体层包括第一掺杂区、第二掺杂区、位于第一掺杂区与第二掺杂区之间的沟道区位于第一掺杂区中的第一结晶区以及位于第二掺杂区中的第二结晶区，且第一结晶区与第二结晶区的结晶度大于沟道区的结晶度，其中沟道区的载流子迁移率为30cm2/Vs至100cm2/Vs，且沟道区的铟浓度为25mol％至40mol％。
附图说明
图1A是本发明的一实施例的一种半导体装置的剖面示意图；
图1B是图1A的半导体装置的局部上视示意图；
图2A至图2E是图1A的半导体装置的制造方法的剖面示意图；
图3是本发明的一实施例的一种半导体装置的剖面示意图；
图4A至图4D是图3的半导体装置的制造方法的剖面示意图；
图5是本发明的一实施例的一种半导体装置的剖面示意图；
图6是本发明的一实施例的一种半导体装置的剖面示意图；
图7A是本发明的一实施例的一种半导体装置的剖面示意图；
图7B是图7A的半导体装置的局部上视示意图；
图8是本发明的一实施例的一种半导体装置的剖面示意图；
图9是本发明的一实施例的一种半导体装置的剖面示意图；
图10是本发明的一实施例的一种半导体装置的剖面示意图；
图11A是本发明的一实施例的一种半导体装置的高分辨率穿透式电子显微镜照片图；
图11B是图11A的区域R的纳米束电子绕射照片图；
图12A是本发明的一实施例的一种半导体装置的高分辨率穿透式电子显微镜照片图；
图12B是图12A的区域R的纳米束电子绕射(nano beam electron diffraction，NBED)照片图。
符号说明
10,20,30,40,50:半导体装置
100:基板
102:介电层
110:栅介电层
110a,120a:介电层
120:层间介电层
210:金属氧化物半导体层
210’:经掺杂的金属氧化物层
210”:金属氧化物层
212:第一结晶区
214:第一掺杂区
215:沟道区
216:第二掺杂区
218:第二结晶区
220,220A:第一栅极
220B:第二栅极
242:源极
243:第一氧化物层
244:漏极
245:第二氧化物层
P:掺杂制作工艺
R:区域
TH1:第一通孔
TH2:第二通孔
具体实施方式
图1A是依照本发明的一实施例的一种半导体装置的剖面示意图。图1B是图1A的半导体装置的局部上视示意图。图1B会示了介电层102、金属氧化物半导体层210以及第一栅极220，并省略绘示其他构件。
请参考图1A与图1B，半导体装置10包括基板100、金属氧化物半导体层210、第一栅极220、源极242以及漏极244。在本实施例中，半导体装置10还包括第一氧化物层243、第二氧化物层245、介电层102、栅介电层110、以及层间介电层120。
基板100的材料例如为玻璃、石英、有机聚合物或不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。在一些实施例中，基板100包括硬质基板或可挠性基板。
介电层102形成于基板100上。介电层102包括单层或多层结构。在一些实施例中，介电层102的材料例如为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、有机绝缘材料或其他合适的绝缘材料。在一些实施例中，介电层102与基板100之间还包括其他金属材料(未示出)或吸光材料(未示出)，但本发明不以此为限。
金属氧化物半导体层210位于基板100之上。在本实施例中，金属氧化物半导体层210形成于介电层102上。金属氧化物半导体层210包括第一掺杂区214、第二掺杂区216、位于第一掺杂区214与第二掺杂区216之间的沟道区215、位于第一掺杂区214中的第一结晶区212以及位于第二掺杂区216中的第二结晶区218。第一结晶区212与第二结晶区218的结晶度大于沟道区215的结晶度。在一些实施例中，第一结晶区212与第二结晶区218的结晶度大于第一掺杂区214与第二掺杂区216的结晶度。在一些实施例中，沟道区215、第一掺杂区214与第二掺杂区216都为非晶质。
在本实施例中，第一结晶区212被第一掺杂区214所环绕，且第一结晶区212分离于金属氧化物半导体层210的侧壁。类似地，第二结晶区218被第二掺杂区216所环绕，且第二结晶区218分离于金属氧化物半导体层210的侧壁。
在一些实施例中，第一掺杂区214、第二掺杂区216、第一结晶区212以及第二结晶区218为经氢掺杂的区域，且第一掺杂区214、第二掺杂区216、第一结晶区212以及第二结晶区218的氢浓度大于沟道区215的氢浓度。
金属氧化物半导体层210的材料包括铟锌氧化物(indium zinc oxide，IZO)、铟钨氧化物(indium tungsten oxide，IWO)、铟钨锌氧化物(indium tungsten zinc oxide，IWZO)、铟锌锡氧化物(indium zinc tin oxide，IZTO)、铟镓锡氧化物(indium galliumtin oxide，IGTO)以及铟镓锌锡氧化物(indium gallium zinc tin oxide，IGZTO)中的至少一者。在本实施例中，相较于一般的铟镓锌氧化物(indium gallium zinc oxide，IGZO)，金属氧化物半导体层210具有较高的载流子迁移率。
在一些实施例中，第一结晶区212以及第二结晶区218的载流子迁移率大于第一掺杂区214以及第二掺杂区216的载流子迁移率，且第一掺杂区214以及第二掺杂区216的载流子迁移率大于沟道区215的载流子迁移率。
在一些实施例中，第一结晶区212以及第二结晶区218的铟浓度大于第一掺杂区214以及第二掺杂区216的铟浓度以及沟道区215的铟浓度。在一些实施例中，第一结晶区212以及第二结晶区218的铟浓度为30mol％至50mol％，第一掺杂区214以及第二掺杂区216的铟浓度为25mol％至40mol％，且沟道区215的铟浓度为25mol％至40mol％。
在一些实施例中，金属氧化物半导体层210的厚度为100埃至500埃。
栅介电层110形成于金属氧化物半导体层210上。栅介电层110为单层或多层结构。在本实施例中，栅介电层110包覆金属氧化物半导体层210的顶面以及侧面，且具有重叠于部分第一掺杂区214以及部分第二掺杂区216的通孔。在一些实施例中，栅介电层110的材料例如为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、有机绝缘材料或其他合适的绝缘材料。在一些实施例中，栅介电层110的厚度为50纳米至300纳米。
第一栅极220形成于栅介电层110上。第一栅极220重叠于金属氧化物半导体层210的沟道区215。金属氧化物半导体层210位于第一栅极220与基板100之间。在一些实施例中，第一栅极220的材料包括金属，例如银、铜、钼、铝、钛、金、铂或上述金属的合金或上述金属的堆叠层或其他材料。
层间介电层120形成于栅介电层110上，且具有重叠于部分第一掺杂区214以及部分第二掺杂区216的通孔。层间介电层120包覆第一栅极220。在一些实施例中，层间介电层120的材料例如为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、有机绝缘材料或其他合适的绝缘材料或上述材料的堆叠层。在一些实施例中，层间介电层120的厚度为50纳米至600纳米。
源极242以及漏极244形成于层间介电层120，并填入层间介电层120以及栅介电层110的第一通孔TH1与第二通孔TH2，以分别电连接金属氧化物半导体层210的第一结晶区212与第二结晶区214。第一通孔TH1在基板100的顶面的法线方向上重叠于第一结晶区212，且第二通孔TH2在基板100的顶面的法线方向上重叠于第二结晶区214。在一些实施例中，第一通孔TH1的底部于基板100上的垂直投影面积小于第一结晶区212于基板100上的垂直投影面积，且第二通孔TH2的底部于基板100上的垂直投影面积小于第二结晶区218于基板100上的垂直投影面积。
第一氧化物层243位于源极242与第一结晶区212之间，且第二氧化物层245位于漏极244与第二结晶区218之间。
在一些实施例中，源极242以及漏极244的材料包括钛元素。举例来说，源极242以及漏极244各自为钛金属、钛金属/铝金属/钛金属的堆叠层、钛合金或其他合适的材料。在一些实施例中，第一氧化物层243与第二氧化物层245包含氧元素以及源极242与漏极244中的金属元素(例如钛元素)。举例来说，第一氧化物层243与第二氧化物层245包含氧化钛。
基于上述，通过第一结晶区212与第二结晶区218的存在，源极242与金属氧化物半导体层210之间的接触以及漏极244与金属氧化物半导体层210之间的接触可以改善，由此提升通过半导体装置10的电流量。在一些实施例中，第一氧化物层243与第二氧化物层245本身为不导电的材料，通过第一氧化物层243与第二氧化物层245中的隧穿效应，使源极242与金属氧化物半导体层210之间以及漏极244与金属氧化物半导体层210之间具有欧姆接触。
图2A至图2E是图1A的半导体装置的制造方法的剖面示意图。
请参考图2A，形成金属氧化物层210”于基板100之上。在本实施例中，金属氧化物层210”形成于介电层102上。金属氧化物层210”的材料包括铟锌氧化物、铟钨氧化物、铟钨锌氧化物、铟锌锡氧化物、铟镓锡氧化物以及铟镓锌锡氧化物中的至少一者。
请参考图2B，形成栅介电层110于金属氧化物层210”上。接着形成第一栅极220于栅介电层110上，其中第一栅极220在基板100的顶面的法线方向上重叠于金属氧化物层210”。
请参考图2C，对金属氧化物层210”执行掺杂制作工艺P，以形成经掺杂的金属氧化物层210’，其中经掺杂的金属氧化物层210’包含第一掺杂区214、第二掺杂区216以及沟道区215。在本实施例中，以第一栅极220为掩模，对金属氧化物层210”执行掺杂制作工艺P，因此沟道区215重叠于第一栅极220。在一些实施例中，掺杂制作工艺P包括氢等离子体制作工艺、离子注入制作工艺或其他合适的制作工艺。
请参考图2D，形成层间介电层120于栅介电层110上，并于层间介电层120与栅介电层110中形成第一通孔TH1以及第二通孔TH2。第一通孔TH1以及第二通孔TH2分别重叠于经掺杂的金属氧化物层210’的第一掺杂区214以及第二掺杂区216。
需说明的是，虽然在本实施例中，通过图2C所示的掺杂制作工艺P掺杂金属氧化物层210”，但本发明不以此为限。在其他实施例中，层间介电层120中包含氢元素，且在形成层间介电层120之后，通过热处理使层间介电层120中的氢元素扩散至金属氧化物层210”以形成经掺杂的金属氧化物层210’，接着才于层间介电层120与栅介电层110中形成第一通孔TH1以及第二通孔TH2。
请参考图2E，形成源极242以及漏极244。源极242以及漏极244分别填入第一通孔TH1以及第二通孔该TH2，且源极242以及漏极244分别连接经掺杂的金属氧化物层210’的第一掺杂区214与第二掺杂区216。
在形成源极242以及漏极244的同时或在形成源极242以及漏极244之后，对经掺杂的金属氧化物层210’执行退火制作工艺，以形成金属氧化物半导体层210，如图1A所示。具体地说，源极242以及漏极244在退火制作工艺中会与第一掺杂区214中的氧以及第二掺杂区216中的氧进行反应，并于第一掺杂区214中以及第二掺杂区216中分别形成氧浓度较低的第一结晶区212以及第二结晶区218。第一结晶区212与第二结晶区218的结晶度大于沟道区215的结晶度。在一些实施例中，退火制作工艺包括在250℃至500℃的温度范围内加热经掺杂的金属氧化物层210’持续0.5小时至4小时。
在退火制作工艺时，经掺杂的金属氧化物层210’中的氧元素与源极242以及漏极244进行反应，以形成第一氧化物层243以及第二氧化物层245，其中第一氧化物层243位于源极242与第一结晶区212之间，且第二氧化物层245位于漏极244与第二结晶区218之间。至此，半导体装置10大致完成。
图3是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图3的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3的半导体装置20与图1A的半导体装置10的主要差异在于：半导体装置20的层间介电层120接触金属氧化物半导体层210的第一掺杂区214以及第二掺杂区216，且第一通孔TH1以及第二通孔TH2形成于层间介电层120中而未形成于栅介电层110中。
图4A至图4D是图3的半导体装置的制造方法的剖面示意图。
请参考图4A，接续图2B所示的结构，以第一栅极220为掩模图案化栅介电层110，以暴露出金属氧化物层210”。
请参考图4B，对金属氧化物层210”执行掺杂制作工艺P，以形成经掺杂的金属氧化物层210’，其中经掺杂的金属氧化物层210’包含第一掺杂区214、第二掺杂区216以及沟道区215。在本实施例中，以第一栅极220为掩模，对金属氧化物层210”执行掺杂制作工艺P，因此沟道区215重叠于第一栅极220。在一些实施例中，掺杂制作工艺P包括氢等离子体制作工艺、离子注入制作工艺或其他合适的制作工艺。
请参考图4C，形成层间介电层120于金属氧化物层210’上，并于层间介电层120中形成第一通孔TH1以及第二通孔TH2。第一通孔TH1以及第二通孔TH2分别重叠于经掺杂的金属氧化物层210’的第一掺杂区214以及第二掺杂区216。
需说明的是，虽然在本实施例中，通过图4B所示的掺杂制作工艺P掺杂金属氧化物层210”，但本发明不以此为限。在其他实施例中，层间介电层120中包含氢元素，且在形成层间介电层120之后，通过热处理使层间介电层120中的氢元素扩散至金属氧化物层210”以形成经掺杂的金属氧化物层210’，接着才于层间介电层120中形成第一通孔TH1以及第二通孔TH2。
请参考图4D，形成源极242以及漏极244。源极242以及漏极244分别填入第一通孔TH1以及第二通孔该TH2，且源极242以及漏极244分别连接经掺杂的金属氧化物层210’。
在形成源极242以及漏极244的同时或在形成源极242以及漏极244之后，对经掺杂的金属氧化物层210’执行退火制作工艺，以形成金属氧化物半导体层210，如图3所示。具体地说，源极242以及漏极244在退火制作工艺中会与第一掺杂区214中的氧以及第二掺杂区216中的氧进行反应，并于第一掺杂区214中以及第二掺杂区216中分别形成氧浓度较低的第一结晶区212以及第二结晶区218。第一结晶区212与第二结晶区218的结晶度大于沟道区215的结晶度。在一些实施例中，退火制作工艺包括在250℃至500℃的温度范围内加热经掺杂的金属氧化物层210’持续0.5小时至4小时。
在退火制作工艺时，经掺杂的金属氧化物层210’中的氧元素与源极242以及漏极244进行反应，以形成第一氧化物层243以及第二氧化物层245，其中第一氧化物层243位于源极242与第一结晶区212之间，且第二氧化物层245位于漏极244与第二结晶区218之间。至此，半导体装置20大致完成。
图5是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图5的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图5的半导体装置30与图1A的半导体装置10的主要差异在于：半导体装置10为顶部栅极型薄膜晶体管，而半导体装置30为底部栅极型薄膜晶体管。
请参考图5，半导体装置30的第一栅极220位于金属氧化物半导体层210与基板100之间。
请参考图5，第一栅极220形成于基板100之上。栅介电层110形成于第一栅极220上。金属氧化物半导体层210形成于栅介电层110上。介电层110a形成于金属氧化物半导体层210上。
图6是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图6的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图6的半导体装置40与图1A的半导体装置10的主要差异在于：半导体装置10为顶部栅极型薄膜晶体管，而半导体装置40为双栅极型薄膜晶体管。
请参考图6，半导体装置40包括第一栅极220A以及第二栅极220B，金属氧化物半导体层210位于第一栅极220A与第二栅极220B之间。介电层110a位于金属氧化物半导体层210与第一栅极220A之间。栅介电层110位于金属氧化物半导体层210与第二栅极220B之间。
图7A是依照本发明的一实施例的一种半导体装置的剖面示意图。图7B是图7A的半导体装置的局部上视示意图。图7B会示了介电层102、金属氧化物半导体层210以及第一栅极220，并省略绘示其他构件。在此必须说明的是，图7A与图7B的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图7A的半导体装置50与图1A的半导体装置10的主要差异在于：半导体装置50的源极242与漏极244重叠于金属氧化物半导体层210的部分侧壁。
请参考图7A与图7B，层间介电层120以及栅介电层110的第一通孔TH1与第二通孔TH2在基板100的顶面的法线方向上重叠于金属氧化物半导体层210的部分侧壁。在本实施例中，第一结晶区212位于金属氧化物半导体层210的部分侧壁，且第二结晶区218位于金属氧化物半导体层210的部分侧壁。第一氧化物层243与第二氧化物层245覆盖金属氧化物半导体层210的部分侧壁。
图8是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图8的实施例沿用图5的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图8的半导体装置60与图5的半导体装置30的主要差异在于：半导体装置60的源极242与漏极244是采用背沟道蚀刻(back channel etch，BCE)制作工艺形成的。
请参考图8，源极242与漏极244的制造方法例如包括：沉积金属材料于金属氧化物半导体层210上，接着蚀刻金属材料以形成彼此分离的源极242与漏极244。最后，于源极242与漏极244上形成介电层120a。
图9是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图9的实施例沿用图8的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图9的半导体装置70与图8的半导体装置60的主要差异在于：半导体装置70还包括第一蚀刻停止层ESL1。
请参考图9，在形成源极242与漏极244之前，形成第一蚀刻停止层ESL1于金属氧化物半导体层210的沟道区215上，由此避免形成源极242与漏极244时所使用的蚀刻制作工艺对沟道区215造成损伤。在一些实施例中，源极242与漏极244覆盖部分第一蚀刻停止层ESL1。在一些实施例中，第一蚀刻停止层ESL1还覆盖部分第一掺杂区214以及第二掺杂区216。在一些实施例中，第一结晶区212以及第二结晶区218延伸至第一蚀刻停止层ESL1下方。
图10是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图10的实施例沿用图9的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图10的半导体装置80与图9的半导体装置70的主要差异在于：半导体装置80还包括第二蚀刻停止层ESL2。
请参考图10，在形成源极242与漏极244之前，形成第一蚀刻停止层ESL1以及第二蚀刻停止层ESL2于金属氧化物半导体层210的沟道区215上，由此避免形成源极242与漏极244时所使用的蚀刻制作工艺对沟道区215造成损伤。在一些实施例中，第一蚀刻停止层ESL1以及第二蚀刻停止层ESL2还覆盖部分第一掺杂区214以及第二掺杂区216。在一些实施例中，第一结晶区212以及第二结晶区218延伸至第一蚀刻停止层ESL1以及第二蚀刻停止层ESL2下方。
图11A是依照本发明的一实施例的一种半导体装置的高分辨率穿透式电子显微镜照片。图11B是图11A的区域R的纳米束电子绕射照片。图12A是依照本发明的一实施例的一种半导体装置的高分辨率穿透式电子显微镜照片。图12B是图12A的区域R的纳米束电子绕射照片。
举例来说，图11A与图11B对应了图1A的半导体装置10在沟道区215周围的位置，且图11A与图11B对应了图1A的半导体装置10在第一氧化物层243或第二氧化物层245周围的位置。
由图11B可以得知，金属氧化物半导体层210的沟道区215为非晶质。由图12B可以得知，金属氧化物半导体层210的第一结晶区212与第二结晶区218为结晶质。换句话说，第一结晶区212与第二结晶区218中的至少部分晶格沿着相同的方向排列。
综上所述，本发明通过第一结晶区与第二结晶区的存在，源极与金属氧化物半导体层之间的接触以及漏极与金属氧化物半导体层之间的接触可以改善，由此提升通过半导体装置的电流量。

Claims (16)

1.一种半导体装置，包括：
基板；
金属氧化物半导体层，位于该基板之上，且该金属氧化物半导体层的材料包括铟锌氧化物、铟钨氧化物、铟钨锌氧化物、铟锌锡氧化物、铟镓锡氧化物以及铟镓锌锡氧化物中的至少一者，且该金属氧化物半导体层包括第一掺杂区、第二掺杂区、位于该第一掺杂区与该第二掺杂区之间的沟道区、位于第一掺杂区中的一第一结晶区以及位于该第二掺杂区中的第二结晶区，且该第一结晶区与该第二结晶区的结晶度大于该沟道区的结晶度，其中该沟道区的载流子迁移率为30cm2/Vs至100cm2/Vs，且该沟道区的铟浓度为25mol％至40mol％；
第一栅极，重叠于该金属氧化物半导体层的该沟道区；以及
源极以及漏极，分别电连接该第一结晶区与该第二结晶区。
2.如权利要求1所述的半导体装置，其中该第一结晶区与该第二结晶区中的至少部分晶格沿着相同的方向排列。
3.如权利要求1所述的半导体装置，其中该第一栅极位于该金属氧化物半导体层与该基板之间，或该金属氧化物半导体层位于该第一栅极与该基板之间。
4.如权利要求1所述的半导体装置，还包括：
第二栅极，其中该金属氧化物半导体层位于该第一栅极与该第二栅极之间。
5.如权利要求1所述的半导体装置，其中该沟道区为非晶质。
6.如权利要求1所述的半导体装置，其中该第一结晶区与该第二结晶区的铟浓度大于该沟道区的铟浓度。
7.如权利要求1所述的半导体装置，其中该金属氧化物半导体层的厚度为100埃至500埃。
8.如权利要求1所述的半导体装置，其中该源极以及该漏极的材料包括钛元素。
9.如权利要求1所述的半导体装置，还包括：
第一氧化物层，位于该源极与该第一结晶区之间；以及
第二氧化物层，位于该漏极与该第二结晶区之间。
10.如权利要求9所述的半导体装置，其中该第一氧化物层与该第二氧化物层覆盖该金属氧化物半导体层的部分侧壁。
11.如权利要求1所述的半导体装置，还包括：
介电层，位于该金属氧化物半导体层上，且具有重叠于该第一结晶区的第一通孔以及重叠于该第二结晶区的第二通孔，其中该源极与该漏极分别填入该第一通孔以及该第二通孔，且其中该第一通孔的底部于该基板上的垂直投影面积小于该第一结晶区于该基板上的垂直投影面积，且该第二通孔的底部于该基板上的垂直投影面积小于该第二结晶区于该基板上的垂直投影面积。
12.如权利要求1所述的半导体装置，其中该第一结晶区与该第二结晶区分离于该金属氧化物半导体层的侧壁。
13.如权利要求1所述的半导体装置，其中该第一掺杂区、该第二掺杂区、该第一结晶区以及该第二结晶区的氢浓度大于该沟道区的氢浓度。
14.一种半导体装置的制造方法，包括：
形成金属氧化物层于基板之上，且该金属氧化物层的材料包括铟锌氧化物、铟钨氧化物、铟钨锌氧化物、铟锌锡氧化物、铟镓锡氧化物以及铟镓锌锡氧化物中的至少一者；
形成第一栅极，该第一栅极重叠于该金属氧化物层；
对该金属氧化物层执行掺杂制作工艺，以形成经掺杂的金属氧化物层；
形成源极以及漏极，该源极以及该漏极分别连接该经掺杂的金属氧化物层；以及
对该经掺杂的金属氧化物层执行退火制作工艺，以形成金属氧化物半导体层，其中该金属氧化物半导体层包括第一掺杂区、第二掺杂区、位于该第一掺杂区与该第二掺杂区之间的沟道区、位于第一掺杂区中的第一结晶区以及位于该第二掺杂区中的第二结晶区，且该第一结晶区与该第二结晶区的结晶度大于该沟道区的结晶度，其中该沟道区的载流子迁移率为30cm2/Vs至100cm2/Vs，且该沟道区的铟浓度为25mol％至40mol％。
15.如权利要求14所述的半导体装置的制造方法，其中该退火制作工艺包括在250℃至500℃的温度范围内加热该经掺杂的金属氧化物层持续0.5小时至4小时。
16.如权利要求14所述的半导体装置的制造方法，其中在该退火制作工艺时，该经掺杂的金属氧化物层中的氧元素与该源极以及该漏极进行反应，以形成第一氧化物层以及第二氧化物层，其中该第一氧化物层位于该源极与该第一结晶区之间，且该第二氧化物层位于该漏极与该第二结晶区之间。
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