CN115098421B - 一种支持并行总线io信号正反接的方法和装置 - Google Patents

一种支持并行总线io信号正反接的方法和装置 Download PDF

Info

Publication number
CN115098421B
CN115098421B CN202210759131.2A CN202210759131A CN115098421B CN 115098421 B CN115098421 B CN 115098421B CN 202210759131 A CN202210759131 A CN 202210759131A CN 115098421 B CN115098421 B CN 115098421B
Authority
CN
China
Prior art keywords
chip
pin
inverter
controlling
switches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210759131.2A
Other languages
English (en)
Other versions
CN115098421A (zh
Inventor
丁微微
熊子涵
贾学强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shandong Yunhai Guochuang Cloud Computing Equipment Industry Innovation Center Co Ltd
Original Assignee
Shandong Yunhai Guochuang Cloud Computing Equipment Industry Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shandong Yunhai Guochuang Cloud Computing Equipment Industry Innovation Center Co Ltd filed Critical Shandong Yunhai Guochuang Cloud Computing Equipment Industry Innovation Center Co Ltd
Priority to CN202210759131.2A priority Critical patent/CN115098421B/zh
Publication of CN115098421A publication Critical patent/CN115098421A/zh
Application granted granted Critical
Publication of CN115098421B publication Critical patent/CN115098421B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0004—Parallel ports, e.g. centronics

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bus Control (AREA)

Abstract

本发明提供一种支持并行总线IO信号正反接的方法、***、设备和存储介质，方法包括：将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断。本发明通过芯片内的反相器和开关组合搭建IO正反接电路，使得并行总线IO信号支持正序连接通信的同时也支持反序连接通信。

Description

一种支持并行总线IO信号正反接的方法和装置
技术领域
本发明涉及芯片设计领域，更具体地，特别是指一种支持并行总线IO信号正反接的方法、***、设备和存储介质。
背景技术
目前电子设备内有多个芯片，芯片之间通过并行总线互连以增加信号传输速度，满足实际应用需求。芯片与芯片连接时并行总线内的IO序号需要一一对应，并行总线才能进行数据的收发正常工作，见图1和图2。
Device1通过连接的并行总线往Device2发送数据时，必须Device1的IO1连接Device2的IO1，Device2的IO1收到数据经过IO1 pad circuit送到Device2芯片内部进行处理；Device1的IO2连接Device2的IO2，Device2的IO2收到数据经过IO2 pad circuit送到Device2芯片内部进行处理；Device1的IO3连接Device2的IO3，Device2的IO3收到数据经过IO3 pad circuit送到Device2芯片内部进行处理；Device1的IO4连接Device2的IO4，Device2的IO4收到数据经过IO4 pad circuit送到Device2芯片内部进行处理；并行总线才能正常工作。
Device1通过连接的并行总线从Device2接收数据时，必须Device1的IO1连接Device2的IO1，Device2芯片内部发送数据到Device2的IO1 pad circuit，然后经过Device2的IO1发送给Device1的IO1；Device1的IO2连接Device2的IO2，Device2芯片内部发送数据到Device2的IO2 pad circuit，然后经过Device2的IO2发送给Device1的IO2；Device1的IO3连接Device2的IO3，Device2芯片内部发送数据到Device2的IO3 padcircuit，然后经过Device2的IO3发送给Device1的IO3；Device1的IO4连接Device2的IO4，Device2芯片内部发送数据到Device2的IO4 pad circuit，然后经过Device2的IO4发送给Device1的IO4；并行总线才能正常工作。
为了使两个芯片互连IO序号能够一一对应，PCB走线时经常需要绕线或者穿层，以满足互连IO序号一一对应要求。芯片间并行总线连接灵活度不够，只能IO信号的序号一一对应连接通信，不能IO信号的序号反序对应连接通信，增加PCB布线长度和面积，增加PCB制作成本。
发明内容
有鉴于此，本发明实施例的目的在于提出一种支持并行总线IO信号正反接的方法、***、计算机设备及计算机可读存储介质，本发明通过芯片内的反相器和开关组合搭建IO正反接电路，使得并行总线IO信号支持正序连接通信的同时也支持反序连接通信。
基于上述目的，本发明实施例的一方面提供了一种支持并行总线IO信号正反接的方法，包括如下步骤：将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断。
在一些实施方式中，所述根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平包括：响应于所述第一芯片与所述第二芯片正接，控制所述反相器的第一引脚为高电平，并控制所述反相器的第二引脚为低电平；以及响应于所述第一芯片与所述第二芯片反接，控制所述反相器的第一引脚为低电平，并控制所述反相器的第二引脚为高电平。
在一些实施方式中，所述通过所述电平分别控制所有开关的通断包括：响应于所述反相器的第一引脚为高电平，控制所述第一管脚对应的开关均闭合；以及响应于所述反相器的第二引脚为低电平，控制所述第二管脚对应的开关均断开。
在一些实施方式中，所述方法还包括：响应于所述第一芯片与所述第二芯片正接，将所述第二芯片外接上拉电阻到电源；以及响应于所述第一芯片与所述第二芯片反接，将所述第二芯片外接下拉电阻到地。
本发明实施例的另一方面，提供了一种支持并行总线IO信号正反接的***，包括：第一连接模块，配置用于将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；第二连接模块，配置用于将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；第一控制模块，配置用于在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及第二控制模块，配置用于根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断。
在一些实施方式中，所述第二控制模块配置用于：响应于所述第一芯片与所述第二芯片正接，控制所述反相器的第一引脚为高电平，并控制所述反相器的第二引脚为低电平；以及响应于所述第一芯片与所述第二芯片反接，控制所述反相器的第一引脚为低电平，并控制所述反相器的第二引脚为高电平。
在一些实施方式中，所述第二控制模块配置用于：响应于所述反相器的第一引脚为高电平，控制所述第一管脚对应的开关均闭合；以及响应于所述反相器的第二引脚为低电平，控制所述第二管脚对应的开关均断开。
在一些实施方式中，所述***还包括电源模块，配置用于：响应于所述第一芯片与所述第二芯片正接，将所述第二芯片外接上拉电阻到电源；以及响应于所述第一芯片与所述第二芯片反接，将所述第二芯片外接下拉电阻到地。
本发明实施例的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现如上方法的步骤。
本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
本发明具有以下有益技术效果：通过芯片内的反相器和开关组合搭建IO正反接电路，使得并行总线IO信号支持正序连接通信的同时也支持反序连接通信。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为现有技术中两个芯片正接时的示意图；
图2为现有技术中两个芯片正接时端口与焊盘连接的示意图；
图3为本发明提供的支持并行总线IO信号正反接的方法的实施例的示意图；
图4为本发明提供的两个芯片正接时的示意图；
图5为本发明提供的两个芯片反接时的示意图；
图6为本发明提供的支持并行总线IO信号正反接的***的实施例的示意图；
图7为本发明提供的支持并行总线IO信号正反接的计算机设备的实施例的硬件结构示意图；
图8为本发明提供的支持并行总线IO信号正反接的计算机存储介质的实施例的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
本发明实施例的第一个方面，提出了一种支持并行总线IO信号正反接的方法的实施例。图3示出的是本发明提供的支持并行总线IO信号正反接的方法的实施例的示意图。如图3所示，本发明实施例包括如下步骤：
S1、将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；
S2、将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；
S3、在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及
S4、根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断。
图4为本发明提供的两个芯片正接时的示意图，图5为本发明提供的两个芯片反接时的示意图，如图4和5所示，本发明实施例包括2个芯片，1个上拉电阻或1个下拉电阻，1个反相器和8个开关。
如图4所示，芯片Device1与芯片Device2正向连接时，并行总线内的IO序号需要一一对应，芯片Device1的IO1与芯片Device2的IO1连接，芯片Device1的IO2与芯片Device2的IO2连接，芯片Device1的IO3与芯片Device2的IO3连接，芯片Device1的IO4与芯片Device2的IO4连接，Device2外接R1上拉电阻到电源。
上电以后，芯片Device2的pin1检测到高电平，芯片Device2内对应的开关SW1、SW3、SW5、SW7都闭合；芯片Device2内反相器N1的pin2输出低电平，芯片Device2内对应的开关SW0、SW2、SW4、SW6都断开。芯片Device2内IO4管脚与IO4 pad circuit连接，芯片Device2内IO3管脚与IO3 pad circuit连接，芯片Device2内IO2管脚与IO2 pad circuit连接，芯片Device2内IO1管脚与IO1 pad circuit连接；芯片Device1与芯片Device2并行总线可以进行数据收发通信；芯片Device1发送数据芯片Device2接收数据时，数据从芯片Device1的IO1-IO4端口发送至芯片Device2的IO1-IO4端口，经过芯片Device2的IO1 pad circuit-IO4 pad circuit进入到Device2逻辑部分进行数据处理；芯片Device1接收数据芯片Device2发送数据时，数据从Device2的逻辑部分发送数据到芯片Device2的IO1 padcircuit-IO4 pad circuit，经过芯片Device2的IO1-IO4端口到芯片Device1的IO1-IO4端口进入芯片Device1进行数据处理。
如图5所示，芯片Device1与芯片Device2反向连接时，并行总线内的IO序号反序需要一一对应，芯片Device1的IO1与芯片Device2的IO4连接，芯片Device1的IO2与芯片Device2的IO3连接，芯片Device1的IO3与芯片Device2的IO2连接，芯片Device1的IO4与芯片Device2的IO1连接，Device2外接R2下拉电阻到地。
上电以后，芯片Device2的pin1检测到低电平，芯片Device2内对应的开关SW1、SW3、SW5、SW7都断开；芯片Device2内反相器N1的pin2输出高电平，芯片Device2内对应的开关SW0、SW2、SW4、SW6都闭合；芯片Device2内IO4管脚与IO1 pad circuit连接，芯片Device2内IO3管脚与IO2 pad circuit连接，芯片Device2内IO2管脚与IO3 pad circuit连接，芯片Device2内IO1管脚与IO4 pad circuit连接；芯片Device1与芯片Device2并行总线可以进行数据收发通信；芯片Device1发送数据芯片Device2接收数据时，数据从芯片Device1的IO1-IO4端口发送至芯片Device2的IO4-IO1端口，经过芯片Device2的IO1 pad circuit-IO4 pad circuit进入到Device2逻辑部分进行数据处理；芯片Device1接收数据芯片Device2发送数据时，数据从Device2的逻辑部分发送数据到芯片Device2的IO1 padcircuit-IO4 pad circuit，经过芯片Device2的IO4-IO1端口到芯片Device1的IO1-IO4端口进入芯片Device1进行数据处理。
需要特别指出的是，上述支持并行总线IO信号正反接的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于支持并行总线IO信号正反接的方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。
基于上述目的，本发明实施例的第二个方面，提出了一种支持并行总线IO信号正反接的***。如图6所示，***200包括如下模块：第一连接模块，配置用于将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；第二连接模块，配置用于将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；第一控制模块，配置用于在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及第二控制模块，配置用于根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断。
在一些实施方式中，所述第二控制模块配置用于：响应于所述第一芯片与所述第二芯片正接，控制所述反相器的第一引脚为高电平，并控制所述反相器的第二引脚为低电平；以及响应于所述第一芯片与所述第二芯片反接，控制所述反相器的第一引脚为低电平，并控制所述反相器的第二引脚为高电平。
在一些实施方式中，所述第二控制模块配置用于：响应于所述反相器的第一引脚为高电平，控制所述第一管脚对应的开关均闭合；以及响应于所述反相器的第二引脚为低电平，控制所述第二管脚对应的开关均断开。
在一些实施方式中，所述***还包括电源模块，配置用于：响应于所述第一芯片与所述第二芯片正接，将所述第二芯片外接上拉电阻到电源；以及响应于所述第一芯片与所述第二芯片反接，将所述第二芯片外接下拉电阻到地。
基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行以实现如下步骤：S1、将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；S2、将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；S3、在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及S4、根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断。
在一些实施方式中，所述根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平包括：响应于所述第一芯片与所述第二芯片正接，控制所述反相器的第一引脚为高电平，并控制所述反相器的第二引脚为低电平；以及响应于所述第一芯片与所述第二芯片反接，控制所述反相器的第一引脚为低电平，并控制所述反相器的第二引脚为高电平。
在一些实施方式中，所述通过所述电平分别控制所有开关的通断包括：响应于所述反相器的第一引脚为高电平，控制所述第一管脚对应的开关均闭合；以及响应于所述反相器的第二引脚为低电平，控制所述第二管脚对应的开关均断开。
在一些实施方式中，所述步骤还包括：响应于所述第一芯片与所述第二芯片正接，将所述第二芯片外接上拉电阻到电源；以及响应于所述第一芯片与所述第二芯片反接，将所述第二芯片外接下拉电阻到地。
如图7所示，为本发明提供的上述支持并行总线IO信号正反接的计算机设备的一个实施例的硬件结构示意图。
以如图7所示的装置为例，在该装置中包括一个处理器301以及一个存储器302。
处理器301和存储器302可以通过总线或者其他方式连接，图7中以通过总线连接为例。
存储器302作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的支持并行总线IO信号正反接的方法对应的程序指令/模块。处理器301通过运行存储在存储器302中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现支持并行总线IO信号正反接的方法。
存储器302可以包括存储程序区和存储数据区，其中，存储程序区可存储操作***、至少一个功能所需要的应用程序；存储数据区可存储根据支持并行总线IO信号正反接的方法的使用所创建的数据等。此外，存储器302可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器302可选包括相对于处理器301远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
一个或者多个支持并行总线IO信号正反接的方法对应的计算机指令303存储在存储器302中，当被处理器301执行时，执行上述任意方法实施例中的支持并行总线IO信号正反接的方法。
执行上述支持并行总线IO信号正反接的方法的计算机设备的任何一个实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
本发明还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时执行支持并行总线IO信号正反接的方法的计算机程序。
如图8所示，为本发明提供的上述支持并行总线IO信号正反接的计算机存储介质的一个实施例的示意图。以如图8所示的计算机存储介质为例，计算机可读存储介质401存储有被处理器执行时执行如上方法的计算机程序402。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，支持并行总线IO信号正反接的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (6)

1.一种支持并行总线IO信号正反接的方法，其特征在于，包括如下步骤：
将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；
将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；
在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及
根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断；其中
所述根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平包括：
响应于所述第一芯片与所述第二芯片正接，控制所述反相器的第一引脚为高电平，并控制所述反相器的第二引脚为低电平；以及
响应于所述第一芯片与所述第二芯片反接，控制所述反相器的第一引脚为低电平，并控制所述反相器的第二引脚为高电平；
所述通过所述电平分别控制所有开关的通断包括：
响应于所述反相器的第一引脚为高电平，控制所述第一管脚对应的开关均闭合；以及
响应于所述反相器的第二引脚为低电平，控制所述第二管脚对应的开关均断开。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
响应于所述第一芯片与所述第二芯片正接，将所述第二芯片外接上拉电阻到电源；以及
响应于所述第一芯片与所述第二芯片反接，将所述第二芯片外接下拉电阻到地。
3.一种支持并行总线IO信号正反接的***，其特征在于，包括：
第一连接模块，配置用于将第二芯片的多个输入输出接口的第一管脚按照顺序通过开关连接到对应的焊盘电路；
第二连接模块，配置用于将第二芯片的多个输入输出接口的第二管脚按照反序通过开关连接到对应的焊盘电路；
第一控制模块，配置用于在所述第二芯片内设置反相器，根据所述反相器的第一引脚控制所述第一管脚对应的开关，并根据所述反相器的第二引脚控制所述第二管脚对应的开关；以及
第二控制模块，配置用于根据第一芯片与所述第二芯片的连接关系确定所述反相器的第一引脚和第二引脚的电平，并通过所述电平分别控制所有开关的通断；其中
所述第二控制模块配置用于：
响应于所述第一芯片与所述第二芯片正接，控制所述反相器的第一引脚为高电平，并控制所述反相器的第二引脚为低电平；以及
响应于所述第一芯片与所述第二芯片反接，控制所述反相器的第一引脚为低电平，并控制所述反相器的第二引脚为高电平；
所述第二控制模块配置用于：
响应于所述反相器的第一引脚为高电平，控制所述第一管脚对应的开关均闭合；以及
响应于所述反相器的第二引脚为低电平，控制所述第二管脚对应的开关均断开。
4.根据权利要求3所述的***，其特征在于，所述***还包括电源模块，配置用于：
响应于所述第一芯片与所述第二芯片正接，将所述第二芯片外接上拉电阻到电源；以及
响应于所述第一芯片与所述第二芯片反接，将所述第二芯片外接下拉电阻到地。
5. 一种计算机设备，其特征在于，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现权利要求1-2任意一项所述方法的步骤。
6.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-2任意一项所述方法的步骤。
CN202210759131.2A 2022-06-30 2022-06-30 一种支持并行总线io信号正反接的方法和装置 Active CN115098421B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210759131.2A CN115098421B (zh) 2022-06-30 2022-06-30 一种支持并行总线io信号正反接的方法和装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210759131.2A CN115098421B (zh) 2022-06-30 2022-06-30 一种支持并行总线io信号正反接的方法和装置

Publications (2)

Publication Number Publication Date
CN115098421A CN115098421A (zh) 2022-09-23
CN115098421B true CN115098421B (zh) 2024-06-25

Family

ID=83294819

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210759131.2A Active CN115098421B (zh) 2022-06-30 2022-06-30 一种支持并行总线io信号正反接的方法和装置

Country Status (1)

Country Link
CN (1) CN115098421B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112988648A (zh) * 2021-03-10 2021-06-18 惠州拓邦电气技术有限公司 一种通讯方法、装置及通讯电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104408007A (zh) * 2014-11-20 2015-03-11 广东欧珀移动通信有限公司 一种usb信号切换电路及具有该电路的usb数据线
CN104462000A (zh) * 2014-12-11 2015-03-25 无锡新硅微电子有限公司 带内部上下拉电阻的无极性rs-485接口芯片
CN106462512B (zh) * 2015-04-21 2019-10-01 华为技术有限公司 一种触点式usb设备之间正反向***相互识别的方案
TWI548216B (zh) * 2015-07-02 2016-09-01 威盛電子股份有限公司 控制晶片及具有控制晶片的控制裝置
CN105068956A (zh) * 2015-08-04 2015-11-18 西北工业大学 基于fpga的内嵌usb调试模块的高速pci采集卡
CN110098826A (zh) * 2019-04-19 2019-08-06 深圳市泰信通信息技术有限公司 芯片电路及其控制状态的检测方法、电子设备及介质

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112988648A (zh) * 2021-03-10 2021-06-18 惠州拓邦电气技术有限公司 一种通讯方法、装置及通讯电路

Also Published As

Publication number Publication date
CN115098421A (zh) 2022-09-23

Similar Documents

Publication Publication Date Title
KR102457658B1 (ko) 적응형 인터페이스 스토리지 장치
US10762032B2 (en) Adaptive interface high availability storage device
US6002638A (en) Memory device having a switchable clock output and method therefor
CN100492333C (zh) 用于与可编程逻辑设备通信的装置和方法
US10318447B2 (en) Universal SPI (Serial Peripheral Interface)
EP0449608A1 (en) Programmable connector
WO2006071570A2 (en) Non-volatile memory configuration scheme for volatile-memory-based programmable circuits in an fpga
CN113127302B (zh) 一种板卡gpio的监控方法和装置
CN115098421B (zh) 一种支持并行总线io信号正反接的方法和装置
US8171196B2 (en) Serial bus system, node device and input/output card that can be connected to the node device
US10153759B2 (en) Control chip and control system utilizing the same
JP2005539408A (ja) 分散された多重化バスを用いる通信のための方法及び装置
CN116010326A (zh) 信号控制电路和信号控制方法
US6157185A (en) Miltiple bus switching and testing system
CN108009113B (zh) 一种双主控***中调试串口的实现方法
CN104216850B (zh) 接口传输设备
US5996039A (en) Apparatus and method for implementing a tri-state signal driver
US20040114412A1 (en) Method and system for intelligent bi-direction signal net with dynamically configurable input/output cell
CN109408151B (zh) 一种现场可编程门阵列配置模式自动切换装置和切换方法
CN219811188U (zh) 桥接电路、桥接电路集成装置及硅基板
CN110850779A (zh) 一种can总线接口扩展接口的电路
CA1180076A (en) Circuit for equipping a variable number of bus units on a closed loop bus
CN216434712U (zh) 总线节点控制设备和总线节点控制***
CN116340245A (zh) 桥接电路、桥接电路集成装置及硅基板
JP7091456B2 (ja) 車載電子制御装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant