CN115050700A - 半导体结构及其制备方法 - Google Patents

Abstract

本公开实施例涉及一种半导体结构及制备方法。制备方法包括：提供衬底；于衬底上形成位线接触结构及位线；位线接触结构位于位线与衬底之间；对位线接触结构下部的侧壁进行离子掺杂处理，以形成掺杂区；对掺杂区进行氮化处理，以将掺杂区转化为氮化结构。对于位线接触结构下部侧壁容易出现倾角的问题，采用离子掺杂处理，在位线接触结构下部的侧壁形成掺杂区，在后续氮化处理时，掺杂区的位线接触结构容易被氮化，掺杂区以外的位线接触结构不易被氮化，这样可以对位线接触结构进行选择性修整，消除位线接触结构的下部倾角，提高位线线宽的一致性，进而可以对位线线宽的缩小提供基础。

Description

半导体结构及其制备方法

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

随着半导体技术的发展，线宽的缩小对半导体器件的尺寸降低具有重要意义。例如，在动态随机存储器(Dynamic Random Access Memory，简称：DRAM)中，对位线线宽的缩小，可以为DRAM提供更加丰富的设计基础，缩减DRAM的设计尺寸。在传统的位线加工过程中，位线接触结构下部侧壁容易出现一定的倾角，导致位线接触结构下部的宽度变大，进而制约位线线宽的缩小。

发明内容

基于此，有必要针对上述背景技术中的问题，提供一种半导体结构及其制备方法，以消除位线接触结构下部侧壁的倾角，为位线线宽的缩小提供基础。

为解决上述技术问题，本公开实施例的第一方面提出一种半导体结构的制备方法，包括：

提供衬底；

于所述衬底上形成位线接触结构及位线；所述位线接触结构位于所述位线与所述衬底之间；

对所述位线接触结构下部的侧壁进行离子掺杂处理，以形成掺杂区；

对所述掺杂区进行氮化处理，以将所述掺杂区转化为氮化结构。

在其中一个实施例中，所述离子掺杂处理的离子剂量为10⁴cm^-2～10⁵cm^-2。

在其中一个实施例中，所述离子掺杂处理所用的离子包括第Ⅴ主族元素的离子。

在其中一个实施例中，所述离子掺杂处理所用的离子包括砷离子和磷离子中的至少一种。

在其中一个实施例中，所述对所述掺杂区进行氮化处理之后，还包括：

对氮化处理之后所得的半导体结构进行退火处理。

在其中一个实施例中，所述退火处理的温度为550℃～650℃。

在其中一个实施例中，所述退火处理的时间为50min～70min。

在其中一个实施例中，所述对所述掺杂区进行氮化处理之前，还包括：

对所述掺杂区进行快速热处理。

在其中一个实施例中，所述对所述掺杂区进行氮化处理包括：

对所述掺杂区采用氮气反应氮化；或者，

在所述掺杂区的表面形成氮化硅层，以将所述掺杂区氮化。

在其中一个实施例中，所述于所述衬底上形成位线接触结构及位线包括：

于所述衬底内形成位线接触孔；

于所述位线接触孔内形成位线接触材料层；

于所述位线接触材料层的上表面形成位线材料层；

刻蚀所述位线接触材料层和位线材料层，以得到位线接触结构和位线。

在其中一个实施例中，对所述掺杂区进行氮化处理之后，还包括：

于氮化处理后的位线接触结构和位线的表面形成第一介质层；

于所述第一介质层的表面形成第二介质层；其中，所述第一介质层和所述第二介质层填充于所述位线接触孔内。

在其中一个实施例中，于所述衬底上形成位线接触结构及位线之前，还包括：

于所述衬底内形成浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；所述位线沿第一方向延伸，所述有源区沿第二方向延伸，所述第一方向与所述第二方向相交。

在其中一个实施例中，所述位线包括自下至上依次层叠的第一位线导电层、第二位线导电层以及位线保护层。

在其中一个实施例中，所述第一位线导电层的材料包括氮化钛。

在其中一个实施例中，所述第二位线导电层的材料包括钨。

在其中一个实施例中，所述位线保护层的材料包括氮化硅。

一种半导体结构，根据上述任一实施例中所述的半导体结构的制备方法制备得到；所述半导体结构包括：

衬底；

位线接触结构，位于所述衬底表面且与所述衬底接触；

氮化结构，位于所述位线接触结构下部的侧壁且与所述衬底接触；

位线，位于所述位线接触结构上。

在其中一个实施例中，半导体结构包括：

第一介质层，覆盖所述位线接触结构、所述氮化结构和所述位线的表面；

第二介质层，覆盖所述第一介质层表面。

本公开实施例中提供了一种半导体结构的制备方法，主要通过对位线接触结构下部的侧壁进行离子掺杂处理和氮化处理来对位线接触结构下部的侧壁进行修整。具体地，对于位线接触结构下部侧壁容易出现倾角的问题，采用离子掺杂处理，在位线接触结构下部的侧壁形成掺杂区，在后续氮化处理时，掺杂区的位线接触结构容易被氮化，掺杂区以外的位线接触结构不易被氮化，这样可以对位线接触结构进行选择性修整，消除位线接触结构的下部倾角，提高位线线宽的一致性，进而可以对位线线宽的缩小提供基础。

附图说明

为了更好地描述和说明这里公开的那些公开的实施例和/或示例，可以参阅一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的公开、目前描述的实施例和/或示例以及目前理解的这些公开的最佳模式中的任何一者的范围的限制。

图1为本公开一实施例中提供的一种半导体结构的制备方法的流程图；

图2～图9为本公开一实施例提供的半导体结构的制备方法各步骤对应的结构示意图；

图10为本公开另一实施例中提供的一种半导体结构的制备方法的流程图。

图中标记说明：

100、衬底；101、位线接触孔；102、有源区；103、浅沟槽隔离结构；200、位线接触结构；201、掺杂区；202、氮化结构；300、位线；301、第一位线导电层；302、第二位线导电层；303、位线保护层；400、第一介质层；500、第二介质层；600、第三介质层。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。

在本公开的一个实施例中，如图1所示，提供了一种半导体结构的制备方法，包括：

步骤S10：提供衬底。

步骤S20：于衬底上形成位线接触结构及位线；位线接触结构位于位线与衬底之间。

步骤S30：对位线接触结构下部的侧壁进行离子掺杂处理，以形成掺杂区。

步骤S40：对掺杂区进行氮化处理，以将掺杂区转化为氮化结构。

本实施例中的半导体结构的制备方法中，主要通过对位线接触结构下部的侧壁进行离子掺杂处理和氮化处理来对位线接触结构下部的侧壁进行修整。具体地，在位线接触结构的加工过程中，采用传统的比如刻蚀的方式进行加工时，在位线接触结构下部的侧壁容易出现一定的倾角，该倾角的存在会导致位线接触结构下部的宽度变大，进而会制约位线线宽的进一步缩小，且会影响位线的导电性能。在本公开的实施例中，对于位线接触结构下部侧壁容易出现倾角的问题，采用离子掺杂处理，以在位线接触结构下部的侧壁形成掺杂区，在后续氮化处理时，掺杂区的位线接触结构容易被氮化，掺杂区以外的位线接触结构不易被氮化，这样可以对位线接触结构进行选择性修整，消除位线接触结构的下部倾角，提高位线线宽的一致性，进而可以对位线线宽的缩小提供基础。

请参阅图1，在本公开的一些实施例中，在步骤S10提供的衬底可以由诸如硅晶片的半导体基底形成。衬底的材料包括但不仅限于单晶硅、多晶硅或非晶硅；衬底包括但不仅限于单晶硅衬底、多晶硅衬底或非晶硅衬底。

请参阅图1和图2，在本公开的一些实施例中，在步骤S20中，作为于衬底100上形成位线接触结构200及位线300的一个示例，其包括：于衬底100内形成位线接触孔101，于位线接触孔101内形成位线接触材料层，于位线接触材料层的上表面形成位线材料层；刻蚀位线接触材料层和位线材料层，以得到位线接触结构200和位线300，如图2所示。可以理解的是，位线接触材料层可以包括但不限于掺杂多晶硅层。可选地，于位线接触孔101内形成位线接触材料层时，可以采用沉积工艺进行。比如，于位线接触孔101内通过沉积工艺将位线接触材料沉积于位线接触孔101内以形成位线接触材料层。在进行位线接触材料沉积工艺时，沉积工艺可以包括但不限定为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。可选地，于位线接触材料层的上表面形成位线材料层时，可以采用沉积工艺进行。比如，于位线接触材料层的上表面通过沉积工艺将位线300材料沉积于位线接触材料层的上表面以形成位线材料层。在进行位线300材料沉积工艺时，沉积工艺可以包括但不限定为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。又可选地，刻蚀位线接触材料层和位线材料层时，可以采用干法刻蚀工艺或湿法刻蚀工艺进行。当采用干法刻蚀时，可以采用离子铣刻蚀、等离子刻蚀或反应离子刻蚀等。在一个具体的实施例中，干法刻蚀选用气体等离子体进行。比如，在进行干法刻蚀时，选用反应性的刻蚀气体进行蚀刻，反应性的刻蚀气体选择，其可以是Cl₂、CF₄等。当采用湿法刻蚀时，刻蚀液可以是硝酸、氟化铵、氢氟酸、乙二胺、碳酸钠等。在一个具体的实施例中，刻蚀液包括氟化铵和氢氟酸。

请继续参阅图2，位线300包括自下至上依次层叠设置的第一位线导电层301、第二位线导电层302以及位线保护层303。位线接触结构200位于第一位线导电层301和衬底100之间。作为第一位线导电层301材料的选择示例，第一位线导电层301的材料包括但不仅限于氮化钛、钨或钨化钛。作为第二位线导电层302材料的选择示例，第二位线导电层302的材料包括但不仅限于钨、钨化钛或氮化钛。作为位线保护层303材料的选择示例，位线保护层303的材料包括但不仅限于氮化硅、氮氧化硅或二氧化硅。在一个具体的示例中，第一位线导电层301、第二位线导电层302以及位线保护层303的材料分别为氮化钛、钨以及氮化钛。

请继续参阅图2，当位线300包括自下至上依次层叠设置的第一位线导电层301、第二位线导电层302以及位线保护层303时，于位线接触材料层的上表面形成位线材料层包括：于位线接触材料层的上表面依次形成第一位线导电材料层、第二位线导电材料层以及位线保护材料层。可选地，于位线接触材料层的上表面依次形成第一位线导电材料层、第二位线导电材料层以及位线保护材料层可以采用沉积工艺进行。即，于位线接触材料层的上表面通过沉积工艺依次形成第一位线导电材料层、第二位线导电材料层以及位线保护材料层。又可选地，沉积工艺可以采用化学气相沉积工艺。可理解的是，于位线接触材料层的上表面通过沉积工艺依次形成第一位线导电材料层、第二位线导电材料层以及位线保护材料层之后，对第一位线导电材料层、第二位线导电材料层以及位线保护材料层进行刻蚀，以得到自下至上依次层叠设置的第一位线导电层301、第二位线导电层302以及位线保护层303。

可选地，位线300包括自下至上依次层叠设置的第一位线导电层301、第二位线导电层302以及位线保护层303，于衬底100上形成位线接触结构200及位线300包括：于衬底100内形成位线接触孔101，于位线接触孔101内形成位线接触材料层，于位线接触材料层的上表面依次形成第一位线导电材料层、第二位线导电材料层以及位线保护材料层；刻蚀位线接触材料层、第一位线导电材料层、第二位线导电材料层以及位线保护材料层，以得到位线接触结构200和位线300。

请参阅图1、图3和图4，其中图4为图3对应的半导体结构的俯视图。在本公开的一些实施例中，在步骤S30中，对位线接触结构200下部的侧壁进行离子掺杂处理，以形成掺杂区201，如图3和图4所示。通过离子掺杂处理，可以在位线接触结构200下部的侧壁形成掺杂区201，作为氮化处理的对象，在氮化处理时，可以将位线接触结构200下部的侧壁的掺杂区201进行消耗，掺杂区201以外的位线接触结构200不容易被氮化消耗，这样可以有效去除位线接触结构200下部侧壁的倾角，提高位线接触结构200宽度的一致性，进而可以对位线300线宽的缩小提供基础。

在本公开的一些实施例中，位线接触结构200下部侧壁形成的掺杂区201在垂直衬底表面方向上的高度小于位线接触结构200在垂直衬底表面方向上的高度的三分之一。可选地，在另一些实施例中，位线接触结构200下部侧壁形成的掺杂区201在垂直衬底表面方向上的高度小于位线接触结构200在垂直衬底表面方向上的高度的四分之一。可选地，在另一些实施例中，位线接触结构200下部侧壁形成的掺杂区201在垂直衬底表面方向上的高度小于位线接触结构200在垂直衬底表面方向上的高度的五分之一。

请继续参阅图3和图4，在本公开的一些实施例中，一方面，离子掺杂处理的离子剂量为10⁴cm^-2～10⁵cm^-2。比如，离子掺杂处理的离子剂量可以是2×10⁴cm^-2、4×10⁴cm^-2、5×10⁴cm^-2、7×10⁴cm^-2、8×10⁴cm^-2、。当然，离子掺杂处理的离子剂量也可以在小于10⁴cm^-2或大于10⁵cm^-2范围内做其他合适的选取。另一方面，离子掺杂处理的掺杂深度为10nm～20nm。例如，离子掺杂处理的掺杂深度可以是11nm、12nm、14nm、16nm、18nm。当然，离子掺杂处理的掺杂深度也可以在小于10nm或大于20nm范围内做其他合适的选取。

可选地，作为离子掺杂处理的示例，可以采用离子注入工艺，例如远程等离子体工艺，将离子注入位线接触结构200下部的侧壁，进而在位线接触结构200下部的侧壁形成掺杂区201。在采用离子注入工艺注入离子时，离子注入的角度垂直衬底表面，以避免氮化位线接触结构的垂直侧壁，进而可以保持位线接触结构及位线的垂直形貌。另外，可以根据掺杂的工艺需求，进行一次或多次离子注入，以使注入的离子在深度和浓度等方面满足离子掺杂的要求。

在本公开的一些实施例中，离子掺杂处理所用的离子包括第Ⅴ主族元素的离子。可选地，离子掺杂处理所用的离子包括砷离子和磷离子中的至少一种。

请参阅图1和图5，在本公开的一些实施例中，在步骤S40中，对掺杂区201进行氮化处理，以将掺杂区201转化为氮化结构202，如图5所示。通过氮化处理，可以将掺杂区201的位线接触结构200进行氮化，去除位线接触结构200下部侧壁的倾角。可选地，对掺杂区201进行氮化处理包括：对掺杂区201采用氮气反应氮化；或者，在掺杂区201的表面形成氮化硅层。

在本公开的一些实施例中，可以采用等离子掺氮工艺对掺杂区201进行氮化处理从而转化为氮化结构202。例如，在0.1～10Torr的含氮气氛中，施加直流电压以电离化氮气，而后将离子化的含氮气体溅射于掺杂区201表面。

在本公开的一些实施例中，对掺杂区201进行氮化处理之后还包括：对氮化处理之后所得的半导体结构进行退火处理。采用退火处理的工艺可以使氮化处理的氮化效果更加充分，促进掺杂区201的位线接触结构200的消耗，提高位线接触结构200自上而下的准直度。

可选地，作为退火处理的温度选择示例，退火处理的温度为550℃～650℃。譬如，退火处理的温度可以选自550℃、580℃、600℃、630℃、640℃。当然，退火处理的温度也可以在低于550℃或高于650℃范围内进行其他合适的选择。

可选地，作为退火处理的时间选择示例，退火处理的时间为50min～70min。例如，退火处理的时间可以选自50min、55min、60min、65min、70min。当然，退火处理的时间也可以在小于50min或大于70min范围内进行其他合适的选择。

在本公开的一些实施例中，对掺杂区201进行氮化处理之前，还包括：对掺杂区201进行快速热处理。通过快速热处理能够是掺杂区201的掺杂离子活化，使得掺杂区201更容易被氮化，有利于降低氮化处理的难度，并提高氮化处理的效率。

可选地，作为快速热处理的条件选择示例，快速热处理的温度为800℃～1200℃，快速热处理的升温速率为10℃/s～100℃/s。此时对掺杂区201进行快速热处理时，以10℃/s～100℃/s的升温速率将掺杂之后的半导体结构自起始温度升温至800℃～1200℃。进一步可选地，快速热处理的温度可以是但不限定为850℃、900℃、1000℃、1050℃、1150℃。快速热处理的升温速率可以是但不限定为20℃/s、30℃/s、50℃/s、60℃/s、90℃/s。当然，快速热处理的温度也可以在低于800℃或高于1200℃范围内进行其他合适的选择。快速热处理的升温速率也可以在小于10℃/s或大于100℃/s范围内进行其他合适的选择。又一步可选地，在进行快速热处理时，掺杂之后的半导体结构的起始温度可以是常温。即，在进行快速热处理时，以10℃/s～100℃/s的升温速率将掺杂之后的半导体结构自常温升温至800℃～1200℃。再一步可选地，快速热处理在800℃～1200℃温度下的处理时间为毫秒级。

在本公开的一些实施例中，掺杂区201转化为的氮化结构202包括掺氮多晶硅。

请参阅图6～图7，在本公开的一些实施例中，对掺杂区201进行氮化处理之后，还包括：于氮化处理后的位线接触结构200和位线300的表面形成第一介质层400；于第一介质层400的表面形成第二介质层500；其中，第一介质层400和第二介质层500填充于所述位线接触孔101内。经过氮化处理之后，掺杂区201的位线接触结构200被消耗，于氮化处理后的位线接触结构200和位线300的表面形成第一介质层400，如图6所示。于第一介质层400的表面形成第二介质层500，如图7所示。可选地，第一介质层400的材质可以包括但不限定于氧化硅或氮化硅，第二介质层500的材质可以包括但不限定与氧化硅或氮化硅。可理解的是，于氮化处理后的位线接触结构200和位线300的表面形成第一介质层400；于第一介质层400的表面形成第二介质层500可以分别采用沉积工艺进行。

请参阅图8，于第一介质层400的表面形成第二介质层500之后还包括：于第二介质层500的表面形成第三介质层600，如图8所示。可选地，第三介质层600的材质可以包括但不限定于氧化硅或氮化硅。可理解的是，于第二介质层500的表面形成第三介质层600可以采用沉积工艺进行。

在本公开的一些实施例中，第一介质层400的材质为氮化硅，第二介质层500的材质为氧化硅，第三介质层600的材质为氮化硅。此时，第一介质层400-第二介质层500-第三介质层600为氮化硅-氧化硅-氮化硅，即“NON”三明治结构。

在本公开的另一些实施例中，第一介质层400的材质为氧化硅，第二介质层500的材质为氮化硅，第三介质层600的材质为氧化硅。此时，第一介质层400-第二介质层500-第三介质层600为氧化硅-氮化硅-氧化硅，即“ONO”三明治结构。

请参阅图9，在本公开的一些实施例中，第一介质层400的材质为氮化硅时，氮化结构202可以表现为融入第一介质层400中。

请参阅图10，在本公开的一些实施例中，半导体结构的制备方法包括：

步骤S100：提供衬底100；

步骤S200：于衬底100上形成位线接触结构200及位线300；位线接触结构200位于位线300与衬底100之间；

步骤S300：对位线接触结构200下部的侧壁进行离子掺杂处理，以形成掺杂区201；

步骤S400：对所述掺杂区201进行快速热处理；

步骤S500：对掺杂区201进行氮化处理，以将掺杂区201转化为氮化结构202；

步骤S600：对氮化处理之后所得的半导体结构进行退火处理；

步骤S700：于退火处理之后的位线接触结构200和位线300的表面形成第一介质层400；于第一介质层400的表面形成第二介质层500；

步骤S800：于第二介质层500的表面形成第三介质层600。

在本公开的一些实施例中，于衬底100上形成位线接触结构200及位线300之前，还包括：于衬底100内形成浅沟槽隔离结构102，浅沟槽隔离结构102于衬底100内隔离出多个间隔排布的有源区103；位线300沿第一方向延伸，有源区103沿第二方向延伸，第一方向与第二方向相交。可选地，第一方向和第二方向可以斜交，也可以垂直相交。

其中，浅沟槽隔离结构102与有源区103的位置可参阅图2～图9。可选地，于衬底100内形成浅沟槽隔离结构102时，可以采用刻蚀的方式进行，具体地，于衬底100内形成浅沟槽隔离结构102时，可以采用干法刻蚀工艺或湿法刻蚀工艺进行。当采用干法刻蚀时，可以采用离子铣刻蚀、等离子刻蚀或反应离子刻蚀等。在一个具体的实施例中，干法刻蚀选用气体等离子体进行。比如，在进行干法刻蚀时，选用反应性的刻蚀气体进行蚀刻，反应性的刻蚀气体选择，其可以是Cl₂、CF₄等。当采用湿法刻蚀时，刻蚀液可以是硝酸、氟化铵、氢氟酸、乙二胺、碳酸钠等。在一个具体的实施例中，刻蚀液包括氟化铵和氢氟酸。

其中，位线300和有源区103的延伸方向示例可参阅图4，在图4所示的实施例中，位线300沿第一方向延伸，有源区103沿第二方向延伸，且第一方向与第二方向斜交。可理解的是，在本实施例中第一方向与第二方向斜交表示第一方向与第二方向之间形成的夹角为锐角。可理解的是，锐角通常是指大于0°且小于90°的角。可选地，第一方向与第二方向之间形成的夹角还可以为钝角。可理解的是，钝角通常是指大于90°且小于180°的角。在一些具体的实施例中，第一方向与第二方向之间形成的夹角还可以是0°和180°。

请再次参阅图5，在本公开还有一个实施例提供了一种半导体结构。半导体结构根据上述半导体结构的制备方法制备得到；半导体结构包括：

衬底100；

位线接触结构200，位于衬底100表面且与衬底100接触；

氮化结构202，位于位线接触结构200下部的侧壁且与衬底100接触；

位线300，位于位线接触结构200上。

在本公开的一些实施例中，位线300包括自下至上依次层叠设置的第一位线导电层301、第二位线导电层302以及位线保护层303。

请再次参阅图4，在本公开的一些实施例中，衬底100内形成有浅沟槽隔离结构102，浅沟槽隔离结构102于衬底100内隔离出多个间隔排布的有源区103；其中，位线300沿第一方向延伸，有源区103沿第二方向延伸，第一方向与第二方向相交。可选地，第一方向和第二方向可以斜交，也可以垂直相交。

请再次参阅图7，在本公开的一些实施例中，半导体结构包括：

第一介质层400，覆盖位线接触结构200、所述氮化结构202和位线300的表面；

第二介质层500，覆盖第一介质层400表面。

请再次参阅图8，在本公开的一些实施例中，半导体结构包括：

第三介质层600，覆盖第二介质层500表面。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：

提供衬底；

于所述衬底上形成位线接触结构及位线；所述位线接触结构位于所述位线与所述衬底之间；

对所述位线接触结构下部的侧壁进行离子掺杂处理，以形成掺杂区；

对所述掺杂区进行氮化处理，以将所述掺杂区转化为氮化结构。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述离子掺杂处理的离子剂量为10⁴cm^-2～10⁵cm^-2。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述离子掺杂处理所用的离子包括第Ⅴ主族元素的离子。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述离子掺杂处理所用的离子包括砷离子和磷离子中的至少一种。

5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述对所述掺杂区进行氮化处理之后，还包括：

对氮化处理之后所得的半导体结构进行退火处理。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述退火处理的温度为550℃～650℃；和/或，

所述退火处理的时间为50min～70min。

7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述对所述掺杂区进行氮化处理之前，还包括：

对所述掺杂区进行快速热处理。

8.根据权利要求1～7中任一项所述的半导体结构的制备方法，其特征在于，所述对所述掺杂区进行氮化处理包括：

对所述掺杂区采用氮气反应氮化；或者，

在所述掺杂区的表面形成氮化硅层，以将所述掺杂区氮化。

9.根据权利要求1～7中任一项所述的半导体结构的制备方法，其特征在于，所述于所述衬底上形成位线接触结构及位线包括：

于所述衬底内形成位线接触孔；

于所述位线接触孔内形成位线接触材料层；

于所述位线接触材料层的上表面形成位线材料层；

刻蚀所述位线接触材料层和位线材料层，以得到位线接触结构和位线。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，对所述掺杂区进行氮化处理之后，还包括：

于氮化处理后的位线接触结构和位线的表面形成第一介质层；

于所述第一介质层的表面形成第二介质层；其中，所述第一介质层和所述第二介质层填充于所述位线接触孔内。

11.根据权利要求1～7中任一项所述的半导体结构的制备方法，其特征在于，于所述衬底上形成位线接触结构及位线之前，还包括：

于所述衬底内形成浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；所述位线沿第一方向延伸，所述有源区沿第二方向延伸，所述第一方向与所述第二方向相交。

12.根据权利要求1～7中任一项所述的半导体结构的制备方法，其特征在于，所述位线包括自下至上依次层叠的第一位线导电层、第二位线导电层以及位线保护层。

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述第一位线导电层的材料包括氮化钛；和/或，

所述第二位线导电层的材料包括钨；和/或，

所述位线保护层的材料包括氮化硅。

14.一种半导体结构，其特征在于，所述半导体结构根据权利要求1-13任一项所述的半导体结构的制备方法制备得到；所述半导体结构包括：

衬底；

位线接触结构，位于所述衬底表面且与所述衬底接触；

氮化结构，位于所述位线接触结构下部的侧壁且与所述衬底接触；

位线，位于所述位线接触结构上。

15.根据权利要求14所述的半导体结构，其特征在于，包括：

第一介质层，覆盖所述位线接触结构、所述氮化结构和所述位线的表面；

第二介质层，覆盖所述第一介质层表面。

Images