CN114944124A - Goa电路及显示面板 - Google Patents
Goa电路及显示面板 Download PDFInfo
- Publication number
- CN114944124A CN114944124A CN202210577291.5A CN202210577291A CN114944124A CN 114944124 A CN114944124 A CN 114944124A CN 202210577291 A CN202210577291 A CN 202210577291A CN 114944124 A CN114944124 A CN 114944124A
- Authority
- CN
- China
- Prior art keywords
- goa
- transistor
- module
- pull
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
本发明提供一种GOA电路及显示面板，由每级GOA模块的第一GOA单元的输出端实现对下级GOA模块的第一GOA单元的输入端和多个第二GOA单元的输入端的上拉，从而使下级GOA模块的多个第二GOA单元统一打开并依次输出多个扫描驱动信号，同时，每级GOA模块的第一GOA单元还实现对上级GOA模块的第一GOA单元的下拉端的下拉，从而使上级GOA模块的多个第二GOA单元统一关闭，由此用每级GOA模块的第一GOA单元就实现了信号的上传和下传，从而减少了薄膜晶体管的使用数量，并简化了GOA电路的结构，更利于实现显示面板的窄边框设计。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路及显示面板。
背景技术
GOA电路可以减少显示面板的边框，常见的GOA电路包括多级级联的GOA单元，每级GOA单元的结构图和时序图分别如图1和图2所示，工作原理为：ST(n-4)和G(n-4)同时为高电位，使T110打开，给Q(n)充电，使T210和T220打开，此时CK的周期性方波同步输出到ST(n)和G(n)，其中G(n)为栅极输出信号(扫描驱动信号)输入到面板内部的扫描线，用以开启每行像素的TFT，ST(n)由于不带负荷，因此可以作为很好的级传信号。随后，G(n+4)为高电位时，作为下拉信号开启T410和T310，将Q(n)和G(n)拉低，使T210和T220关闭，且反相器INV输出高电平，使T420、T710和T320打开，维持Q(n)、ST(n)和G(n)为低电平。
虽然上述GOA电路已经可以起到减少显示面板边框的作用，但是由于仍然使用较多的TFT，因此各级GOA单元有部分重复组件可以精简合并，以实现级均TFT的个数更少的目的，从而进一步减少显示面板的边框。
发明内容
为了解决上述问题，本发明实施例提供一种GOA电路，包括多级级联的GOA模块，每级所述GOA模块包括：第一GOA单元，上拉单元，下拉单元和多个第二GOA单元，所述第一GOA单元包括输入端、下拉端和输出端，所述第二GOA单元包括输入端和输出端，其中，
第n级GOA模块的第一GOA单元的输入端连接第n-1级GOA模块的第一GOA单元的输出端，以使第n-1级GOA模块的第一GOA单元的输出端用于通过第n级GOA模块的上拉单元的输入端上拉第n级GOA模块的多个第二GOA单元的输入端，进而使第n级GOA模块的多个第二GOA单元的输出端依次输出多个扫描驱动信号；
第n级GOA模块的第一GOA单元的输出端连接第n+1级GOA模块的第一GOA单元的输入端，以及第n-1级GOA模块的第一GOA单元的下拉端；
第n级GOA模块的第一GOA单元的下拉端连接所述第n+1级GOA模块的第一GOA单元的输出端，以使第n+1级GOA模块的第一GOA单元的输出端用于通过第n级GOA模块的下拉单元下拉第n级GOA模块的多个第二GOA单元的输入端和输出端。
在一些实施例中，所述第一GOA单元还包括第一时钟信号端，多级级联的GOA模块的所述第一GOA单元根据所述第一时钟信号端输入的第一时钟信号依次输出信号。
在一些实施例中，所述第二GOA单元还包括第二时钟信号端，每级GOA模块的多个第二GOA单元根据所述第二时钟信号端输入的第二时钟信号依次输出多个扫描驱动信号。
在一些实施例中，第n级GOA模块的第一GOA单元包括第十三晶体管、第二十二晶体管、第三十一晶体管和第四十三晶体管，其中，
所述第十三晶体管的栅极和源极均连接第n级GOA模块的第一GOA单元的输入端，所述第十三晶体管的漏极连接第n级GOA模块的第一GOA单元的输入端；
所述第二十二晶体管的栅极连接所述第一上拉节点，所述第二十二晶体管的源极连接所述第一时钟信号端，所述第二十二晶体管的漏极连接第n级GOA模块的第一GOA单元的输出端；
所述第三十一晶体管的栅极和所述第四十三晶体管的栅极连接所述第n级GOA模块的第一GOA单元的下拉端，所述第三十一晶体管的源极和所述第四十三晶体管的源极连接恒压低电位，所述第三十一晶体管的漏极连接第n级GOA模块的第一GOA单元的输出端，所述第四十三晶体管的漏极连接所述第一上拉节点。
在一些实施例中，第n级GOA模块的任一第二GOA单元包括第二十一晶体管、第三十二晶体管、第四十二晶体管和反相器，其中，
所述第二十一晶体管的栅极连接第n级GOA模块的第二GOA单元的上拉端、所述第四十二晶体管的漏极和所述反相器的输入端，所述第二十一晶体管的源极连接所述第二时钟信号端，所述第二十一晶体管的漏极连接第n级GOA模块的任一第二GOA单元的输出端；
所述第三十二晶体管的栅极和所述第四十二晶体管的栅极连接所述反相器的输出端，所述第三十二晶体管的源极和所述第四十二晶体管的源极连接恒压低电位，所述第三十二晶体管的漏极连接第n级GOA模块的任一第二GOA单元的输出端，所述第四十二晶体管的漏极连接第n级GOA模块的第二GOA单元的上拉端。
在一些实施例中，所述反相器包括第五十一晶体管、第五十二晶体管、第五十三晶体管和第五十四晶体管，其中，
所述第五十一晶体管的栅极和源极连接低频控制信号，所述第五十一晶体管的漏极、所述第五十二晶体管的漏极和所述第五十三晶体管的栅极连接；
所述第五十二晶体管的栅极和所述第五十四晶体管的栅极连接第二GOA单元的上拉端CQ(n)，所述第五十二晶体管的源极和所述第五十四晶体管的源极连接恒压低电位；
所述第五十三晶体管的源极连接所述第二GOA单元的上拉端CQ(n)，所述第五十三晶体管的漏极和所述第五十四晶体管的漏极连接并连接所述反相器的输出端。
在一些实施例中，第n级GOA模块的所述上拉单元包括第十一晶体管，所述第十一晶体管的栅极和漏极连接所述第一上拉节点，所述第十一晶体管的漏极连接第n级GOA模块的多个第二GOA单元的上拉端。
在一些实施例中，第n级GOA模块的所述下拉单元包括第四十一晶体管，所述第四十一晶体管的栅极连接第n级GOA模块的第一GOA单元的下拉端，所述第四十一晶体管的源极连接恒压低电位，所述第四十一晶体管的漏极连接第n级GOA模块的多个第二GOA单元的上拉端。
在一些实施例中，所述第一时钟信号端采用8个时钟周期信号，连续的每两个时钟周期信号间隔半个时钟周期。
另一方面，本发明实施例还提供一种显示面板，包括如上所述的GOA电路。
本发明实施例提供的GOA电路及显示面板，由每级GOA模块的第一GOA单元的输出端实现对下级GOA模块的第一GOA单元的输入端和多个第二GOA单元的输入端的上拉，从而使下级GOA模块的多个第二GOA单元统一打开并依次输出多个扫描驱动信号，同时，每级GOA模块的第一GOA单元还实现对上级GOA模块的第一GOA单元的下拉端的下拉，从而使上级GOA模块的多个第二GOA单元统一关闭，由此用每级GOA模块的第一GOA单元就实现了信号的上传和下传，从而减少了薄膜晶体管的使用数量，并简化了GOA电路的结构，更利于实现显示面板的窄边框设计。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为现有技术的常见GOA电路的结构示意图；
图2为现有技术的常见GOA电路的时序示意图；
图3为本发明实施例提供的GOA电路的结构示意图；
图4为本发明实施例提供的GOA电路的第一GOA单元的结构示意图；
图5为本发明实施例提供的GOA电路的第二GOA单元的结构示意图；
图6为本发明实施例提供的GOA电路的以8CK循环的8级第二GOA单元的结构示意图；
图7为本发明实施例提供的GOA电路的第一GOA单元的时序示意图；
图8为本发明实施例提供的GOA电路的第二GOA单元的时序示意图；
图9为本发明实施例提供的GOA电路的减少第二时钟信号占空比的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3所示，本发明实施例提供一种GOA电路，包括多级级联的GOA模块，每级所述GOA模块包括：第一GOA单元(sGOA)，上拉单元10，下拉单元20和多个第二GOA单元(pGOA)，所述第一GOA单元(sGOA)包括输入端(Start)、下拉端(pull down)和输出端sG(n)，所述第二GOA单元(pGOA)包括输入CQ(n)和输出端G(n)，其中，
第n级GOA模块的第一GOA单元的输入端(Start)连接第n-1级GOA模块的第一GOA单元的输出端sG(n-1)，以使第n-1级GOA模块的第一GOA单元的输出端sG(n-1)用于通过第n级GOA模块的上拉单元10的输入端(Start)上拉第n级GOA模块的多个第二GOA单元的输入端CQ(n)，进而使第n级GOA模块的多个第二GOA单元的输出端G(n)依次输出多个扫描驱动信号；
第n级GOA模块的第一GOA单元的输出端sG(n)连接第n+1级GOA模块的第一GOA单元的输入端(Start)，以及第n-1级GOA模块的第一GOA单元的下拉端(pull down)；
第n级GOA模块的第一GOA单元的下拉端(pull down)连接所述第n+1级GOA模块的第一GOA单元的输出端sG(n-1)，以使第n+1级GOA模块的第一GOA单元的输出端sG(n+1)用于通过第n级GOA模块的下拉单元20下拉第n级GOA模块的多个第二GOA单元的输入端CQ(n)和输出端G(n)。
本发明实施例提供的GOA电路，由每级GOA模块的第一GOA单元的输出端实现对下级GOA模块的第一GOA单元的输入端和多个第二GOA单元的输入端的上拉，从而使下级GOA模块的多个第二GOA单元统一打开并依次输出多个扫描驱动信号，同时，每级GOA模块的第一GOA单元还实现对上级GOA模块的第一GOA单元的下拉端的下拉，从而使上级GOA模块的多个GOA单元统一关闭，由此用一个第一GOA单元实现了信号的上传和下传。
也就是说，本发明实施例提供的GOA电路中，每级GOA模块的第一GOA单元级联，第一GOA单元本身不输出扫描信号，而只是向上一级GOA模块输出下拉信号，以及向下一级GOA模块输出上拉信号，这样，通过上一级GOA模块的下拉单元20关闭上一级GOA模块的多个第二GOA单元依次输出的多个扫描驱动信号，以及通过下一级GOA模块的上拉单元10打开下一级GOA模块的多个GOA单元输出的多个扫描驱动信号，由此使得每级GOA模块通过共同的第一GOA单元、上拉单元以及下拉单元，由多个第二GOA单元依次输出多个扫描驱动信号，从而减少了薄膜晶体管的使用数量，并简化了GOA电路的结构，更利于实现显示面板的窄边框设计。
需要说明的是，首级GOA模块的上拉单元10的输入端(start)连接初始上拉信号(sSTV)。
结合图4和图7所示，所述第一GOA单元(sGOA)还包括第一时钟信号端(sCK/sCKX)，多级级联的GOA模块的所述第一GOA单元(sGOA)根据所述第一时钟信号端(sCK/sCKX)输入的第一时钟信号依次输出信号sG(n)。即，连续的GOA模块的第一GOA单元可以设置周期、宽度相同的两个时钟信号sCK和sCKX，高电位的宽度为1H，总周期为8H，因此占空比为12.5％。
如图5所示，所述第二GOA单元(pGOA)还包括第二时钟信号端(CK/CKX)，每级GOA模块的多个第二GOA(pGOA)单元根据所述第二时钟信号端(CK/CKX)输入的第二时钟信号依次输出多个扫描驱动信号。
结合图3和图4所示，第n级GOA模块的第一GOA单元(sGOA)包括第十三晶体管S13、第二十二晶体管S22、第三十一晶体管S31和第四十三晶体管S43，其中，
所述第十三晶体管S13的栅极和源极均连接第n级GOA模块的第一GOA单元的输入端(Start)，所述第十三晶体管S13的漏极连接第一上拉节点sQ(n)；
所述第二十二晶体管S22的栅极连接所述第一上拉节点sQ(n)，所述第二十二晶体管S22的源极连接所述第一时钟信号端(sCK/sCKX)，所述第二十二晶体管S22的漏极连接第n级GOA模块的第一GOA单元的输出端sG(n)；
所述第三十一晶体管S31的栅极和所述第四十三晶体管S43的栅极连接所述第n级GOA模块的第一GOA单元的下拉端(pull down)，所述第三十一晶体管S31的源极和所述第四十三晶体管S43的源极连接恒压低电位VSS，所述第三十一晶体管S31的漏极连接第n级GOA模块的第一GOA单元的输出端sG(n)，所述第四十一晶体管的漏极连接所述第一上拉节点。
具体地，在sSTV信号的上升沿时刻，sQ(1)被sSTV抬升，而由于第三十一晶体管S13的单向导通功能，sSTV下降时，sQ(1)仍保持高电位状态。sQ(1)为高电位状态，第二十二晶体管S22的gate被打开，此时sG(1)同步到了sCK的信号。
由图3所示，sG(1)信号将作为sGX(1)的start信号，在sG(1)同步到了sCK的一个高电位后，sQ(1)在sG(1)的上升沿之后保持高电位，此时，sGX(1)同步sCKX的信号，sGX(1)和sCKX的信号保持一致。当sGX(1)同步到sCKX的高电平信号时，sGX(1)回传给sGOA(1)的S31和S43的gate，此时，sQ(1)被下拉，sG(1)失去和sCK的同步。后续的GOA模块的第一GOA单元(sGOA)之间的级传关系，例如sGOA(2)和sGOAX(1)的级传关系与此相似，此处不再赘述。
结合图3、图5和图6所示，第n级GOA模块的任一第二GOA单元(pGOA)(图6中以8个级联的pGOA为例)包括第二十一晶体管T21、第三十二晶体管T32、第四十二晶体管T42和反相器30，其中，
所述第二十一晶体管T21的栅极连接第n级GOA模块的第二GOA单元的上拉端CQ(n)、所述第四十二晶体管T42的漏极和所述反相器30的输入端，所述第二十一晶体管T21的源极连接所述第二时钟信号端(CK/CKX)，所述第二十一晶体管T21的漏极连接第n级GOA模块的任一第二GOA单元的输出端G(n)；
所述第三十二晶体管T32的栅极和所述第四十二晶体管T42的栅极连接所述反相器30的输出端，所述第三十二晶体管T32的源极和所述第四十二晶体管T42的源极连接恒压低电位VSS，所述第三十二晶体管T32的漏极连接第n级GOA模块的任一第二GOA单元的输出端G(n)，所述第四十二晶体管T42的漏极连接第n级GOA模块的第二GOA单元的上拉端CQ(n)。
具体地，根据sGOA可以独立地生成sG(1)，sGX(1)，sG(2)，sGX(2)等顺次延后的单H时序控制信号，在图3所示的连接关系中，sG(1)的高电位信号激活CQ(1)的高电位信号，而sG(2)的脉冲则对CQ(1)的信号进行低电位恢复。在CQ(1)的高电位时间内，G(1)-G(4)分别同步CK(1)到CK(4)的信号，然后被CQ(1)信号统一关闭与CK的同步。在时序上，sG(1)和sG(2)高电位始终在CK的上升延之前一个H的时刻发生，因此CQ(1)的高电位正好跨过CK1～CK4的高电位时段，因此PGOA(1)-PGOA(4)刚好可以同步到一个完整的CK高电位方波波形。同理对于其他的PGOA，其同步开启和关闭过程遵循同样的时序逻辑。例如，sCK(1)和sCK(2)对应的同步时段为这两个方波信号的两个上升延之间的时间，在这段时间内XQ(1)为高电位信号，因此PGOA(5)～PGOA(8)可以同步CKX(1)～CKX(4)的在此时段内的波形，因此输出如G(5)～G(8)的Gate波形。
进一步地，所述反相器30包括第五十一晶体管T51、第五十二晶体管T52、第五十三晶体管T53和第五十四晶体管T54，其中，
所述第五十一晶体管T51的栅极和源极连接低频控制信号LC，所述第五十一晶体管T51的漏极、所述第五十二晶体管T51的漏极和所述第五十三晶体管T53的栅极连接；
所述第五十二晶体管T52的栅极和所述第五十四晶体管T54的栅极连接第二GOA单元的上拉端CQ(n)，所述第五十二晶体管T52的源极和所述第五十四晶体管T54的源极连接恒压低电位；
所述第五十三晶体管T53的源极连接所述第二GOA单元的上拉端CQ(n)，所述第五十三晶体管T53的漏极和所述第五十四晶体管T54的漏极连接并连接所述反相器30的输出端。
在一些实施例中，第n级GOA模块的所述上拉单元10包括第十一晶体管T11，所述第十一晶体管T11的栅极和漏极连接第n级GOA模块的第一GOA单元的输入端(Start)，所述第十三晶体T11的漏极连接第n级GOA模块的多个第二GOA单元的上拉端CQ(n)。
在一些实施例中，第n级GOA模块的所述下拉单元20包括第四十一晶体管T41，所述第四十一晶体管T41的栅极连接第n级GOA模块的第一GOA单元的下拉端(pull down)，所述第四十一晶体管T41的源极连接恒压低电位VSS，所述第四十一晶体管T41的漏极连接第n级GOA模块的多个第二GOA单元的上拉端CQ(n)。
需要说明的是，相较于图1所示的常见GOA电路的结构，本发明实施例的GOA电路中，每级GOA模块的第二GOA单元(pGOA)和第十一晶体管T11、第四十一晶体管T41整体省略了图1中的T310，该设计主要是基于第二GOA单元的输出信号G(n)的下拉是由CK的下降延驱动的，T31并没有真正意义上起到把G(n)信号下拉的效果，而是仅用于在G(n)下拉完毕后使G(n)和VSS有一段时间的导通，因此此处将其省略，仅保持反相器的下拉维持，以进一步减少GOA模块使用的薄膜晶体管数量，从而简化该GOA电路的结构。
在一些实施例中，所述第一时钟信号端(sCK/sCKX)采用8个时钟周期信号，连续的每两个时钟周期信号间隔半个时钟周期。
需要说明的是，上述实施例仅以8CK为例进行说明，如对于2N CK的驱动方式，sCK和sCKX的周期为2N*H，其占空比为1/2N，其相位仍然相差N*H的时间。另外，共用一个CQ或者CQX的PGOA个数为N，CK和XCK的周期内高电位时间和整个周期的时间分别为N*H和2N*H。需要保证的是，如图8所示，sG和sGX的方波脉冲始终保持领先对应的CK和XCK的上升延一个H的时间。
进一步地，以上是以CK和XCK为1/2占空比的逻辑时序，需要指出的是，以上pGOA正常输出G(n)的前提是，在第四十二晶体管T42收到下拉信号上升延之后的一个H之内，第四十二晶体管T42要完成对CQ和CQX信号的下拉，否则，未完成完全下拉的CQ和CQX信号会引起第二十一晶体管T21同步下一个周期的CK信号，引起输出异常。考虑到实际情况中CQ和CQX因为负载的原因下降很慢，可能在一个H内并不能完成信号下拉，因此可以适当缩小CK和XCK的高电位占空比，即缩小高电位的时间来延长允许T41执行下拉的时间。如图9所示，此时的CK和XCK不再产出STV信号，因此占空比的缩小既可以在CK和XCK的上升延一侧也可以在下降延一侧，即图9所示的三种缩小占空比的方式都是可以的。
基于上述实施例，本发明实施例还提供一种显示面板，包括如上所述的GOA电路，该显示面板与该GOA电路具有相同的结构和有益效果，由于上述各实施例已经对该GOA电路进行了详细的描述，此处不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (10)
1.一种GOA电路，其特征在于，包括多级级联的GOA模块，每级所述GOA模块包括：第一GOA单元，上拉单元，下拉单元和多个第二GOA单元，所述第一GOA单元包括输入端、下拉端和输出端，所述第二GOA单元包括输入端和输出端，其中，
第n级GOA模块的第一GOA单元的输入端连接第n-1级GOA模块的第一GOA单元的输出端，以使第n-1级GOA模块的第一GOA单元的输出端用于通过第n级GOA模块的上拉单元的输入端上拉第n级GOA模块的多个第二GOA单元的输入端，进而使第n级GOA模块的多个第二GOA单元的输出端依次输出多个扫描驱动信号；
第n级GOA模块的第一GOA单元的输出端连接第n+1级GOA模块的第一GOA单元的输入端，以及第n-1级GOA模块的第一GOA单元的下拉端；
第n级GOA模块的第一GOA单元的下拉端连接所述第n+1级GOA模块的第一GOA单元的输出端，以使第n+1级GOA模块的第一GOA单元的输出端用于通过第n级GOA模块的下拉单元下拉第n级GOA模块的多个第二GOA单元的输入端和输出端。
2.如权利要求1所述的GOA电路，其特征在于，所述第一GOA单元还包括第一时钟信号端，多级级联的GOA模块的所述第一GOA单元根据所述第一时钟信号端输入的第一时钟信号依次输出信号。
3.如权利要求1所述的GOA电路，其特征在于，所述第二GOA单元还包括第二时钟信号端，每级GOA模块的多个第二GOA单元根据所述第二时钟信号端输入的第二时钟信号依次输出多个扫描驱动信号。
4.如权利要求2所述的GOA电路，其特征在于，第n级GOA模块的第一GOA单元包括第十三晶体管、第二十二晶体管、第三十一晶体管和第四十三晶体管，其中，
所述第十三晶体管的栅极和源极均连接第n级GOA模块的第一GOA单元的输入端，所述第十三晶体管的漏极连接第一上拉节点；
所述第二十二晶体管的栅极连接所述第一上拉节点，所述第二十二晶体管的源极连接所述第一时钟信号端，所述第二十二晶体管的漏极连接第n级GOA模块的第一GOA单元的输出端；
所述第三十一晶体管的栅极和所述第四十三晶体管的栅极连接所述第n级GOA模块的第一GOA单元的下拉端，所述第三十一晶体管的源极和所述第四十三晶体管的源极连接恒压低电位，所述第三十一晶体管的漏极连接第n级GOA模块的第一GOA单元的输出端，所述第四十三晶体管的漏极连接所述第一上拉节点。
5.如权利要求3所述的GOA电路，其特征在于，第n级GOA模块的任一第二GOA单元包括第二十一晶体管、第三十二晶体管、第四十二晶体管和反相器，其中，
所述第二十一晶体管的栅极连接第n级GOA模块的第二GOA单元的上拉端、所述第四十二晶体管的漏极和所述反相器的输入端，所述第二十一晶体管的源极连接所述第二时钟信号端，所述第二十一晶体管的漏极连接第n级GOA模块的任一第二GOA单元的输出端；
所述第三十二晶体管的栅极和所述第四十二晶体管的栅极连接所述反相器的输出端，所述第三十二晶体管的源极和所述第四十二晶体管的源极连接恒压低电位，所述第三十二晶体管的漏极连接第n级GOA模块的任一第二GOA单元的输出端，所述第四十二晶体管的漏极连接第n级GOA模块的第二GOA单元的上拉端。
6.如权利要求5所述的GOA电路，其特征在于，所述反相器包括第五十一晶体管、第五十二晶体管、第五十三晶体管和第五十四晶体管，其中，
所述第五十一晶体管的栅极和源极连接低频控制信号，所述第五十一晶体管的漏极、所述第五十二晶体管的漏极和所述第五十三晶体管的栅极连接；
所述第五十二晶体管的栅极和所述第五十四晶体管的栅极连接所述第二GOA单元的上拉端CQ(n)，所述第五十二晶体管的源极和所述第五十四晶体管的源极连接恒压低电位；
所述第五十三晶体管的源极连接所述第二GOA单元的上拉端CQ(n)，所述第五十三晶体管的漏极和所述第五十四晶体管的漏极连接并连接所述反相器的输出端。
7.如权利要求4所述的GOA电路，其特征在于，第n级GOA模块的所述上拉单元包括第十一晶体管，所述第十一晶体管的栅极和漏极连接第n级GOA模块的第一GOA单元的输入端，所述第十一晶体管的漏极连接第n级GOA模块的多个第二GOA单元的上拉端。
8.如权利要求1所述的GOA电路，其特征在于，第n级GOA模块的所述下拉单元包括第四十一晶体管，所述第四十一晶体管的栅极连接第n级GOA模块的第一GOA单元的下拉端，所述第四十一晶体管的源极连接恒压低电位，所述第四十一晶体管的漏极连接第n级GOA模块的多个第二GOA单元的上拉端。
9.如权利要求2所述的GOA电路，其特征在于，所述第一时钟信号端采用8个时钟周期信号，且连续的每两个时钟周期信号间隔半个时钟周期。
10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的GOA电路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210577291.5A CN114944124A (zh) | 2022-05-25 | 2022-05-25 | Goa电路及显示面板 |
| PCT/CN2022/096276 WO2023226066A1 (zh) | 2022-05-25 | 2022-05-31 | Goa 电路及显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210577291.5A CN114944124A (zh) | 2022-05-25 | 2022-05-25 | Goa电路及显示面板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114944124A true CN114944124A (zh) | 2022-08-26 |
Family
ID=82908426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210577291.5A Pending CN114944124A (zh) | 2022-05-25 | 2022-05-25 | Goa电路及显示面板 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114944124A (zh) |
| WO (1) | WO2023226066A1 (zh) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102056674B1 (ko) * | 2013-06-28 | 2019-12-17 | 엘지디스플레이 주식회사 | 게이트 쉬프트 레지스터 및 그의 구동 방법 |
| CN105788555B (zh) * | 2016-05-19 | 2018-04-10 | 京东方科技集团股份有限公司 | 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 |
| KR102656430B1 (ko) * | 2016-12-08 | 2024-04-11 | 엘지디스플레이 주식회사 | 시프트 레지스터 및 이를 이용한 표시장치 |
| CN108122529B (zh) * | 2018-01-25 | 2021-08-17 | 京东方科技集团股份有限公司 | 栅极驱动单元及其驱动方法和栅极驱动电路 |
| CN108962175A (zh) * | 2018-08-06 | 2018-12-07 | 深圳市华星光电技术有限公司 | Goa电路 |
| CN110148382B (zh) * | 2019-05-08 | 2020-08-04 | 深圳市华星光电半导体显示技术有限公司 | 一种goa电路、显示面板及显示装置 |
| CN110322854B (zh) * | 2019-07-05 | 2021-07-06 | 信利半导体有限公司 | 一种goa驱动电路、阵列基板、和显示装置 |
| CN111986623B (zh) * | 2020-08-04 | 2022-06-03 | 邵阳学院 | 一种具有多路行扫描信号输出的goa电路 |
-
2022
- 2022-05-25 CN CN202210577291.5A patent/CN114944124A/zh active Pending
- 2022-05-31 WO PCT/CN2022/096276 patent/WO2023226066A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023226066A1 (zh) | 2023-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2628188C1 (ru) | Микросхема goa для совместного возбуждения электрода затвора и общего электрода, схема возбуждения и матрица | |
| JP4225508B2 (ja) | 平板表示装置用シフトレジスト | |
| RU2473977C1 (ru) | Схема возбуждения для линий сканирующего сигнала, сдвиговый регистр и способ возбуждения сдвигового регистра | |
| WO2013131381A1 (zh) | 移位寄存器单元、移位寄存器电路、阵列基板及显示器件 | |
| WO2020019426A1 (zh) | 包括goa电路的液晶面板及其驱动方法 | |
| WO2016037381A1 (zh) | 基于igzo制程的栅极驱动电路 | |
| CN107909971B (zh) | Goa电路 | |
| WO2016037380A1 (zh) | 基于igzo制程的栅极驱动电路 | |
| TW200837698A (en) | Shift register circuit and image display apparatus containing the same | |
| WO2018054260A1 (zh) | 栅极驱动电路 | |
| CN103236273A (zh) | 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 | |
| WO2020168798A1 (zh) | 移位寄存器单元及其驱动方法、栅极驱动电路及其驱动方法和显示装置 | |
| CN112102768B (zh) | Goa电路及显示面板 | |
| US10388203B2 (en) | GOA unit circuits, methods for driving the same, and GOA circuits | |
| WO2019006841A1 (zh) | 一种goa驱动电路 | |
| CN112071250B (zh) | Goa电路 | |
| CN106847162B (zh) | 栅极驱动单元、驱动方法、栅极驱动电路和显示装置 | |
| US20210366352A1 (en) | Gate Driver Circuit, Display Device and Driving Method | |
| CN114613335A (zh) | 栅极驱动电路及显示面板 | |
| TWI277043B (en) | Pulse output circuit, driving circuit for display device and display device using the pulse output circuit, and pulse output method | |
| CN111540327A (zh) | Goa电路及显示面板 | |
| KR101983927B1 (ko) | 쉬프트 레지스터 회로 | |
| CN110890077A (zh) | 一种goa电路及液晶显示面板 | |
| CN111710305B (zh) | Goa电路及显示面板 | |
| CN114783341B (zh) | Goa电路及显示面板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |