CN114915148A - 一种驱动电路和桥式电路 - Google Patents

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Abstract

本发明实施例公开了一种驱动电路和桥式电路，驱动电路包括：第一驱动回路、第二驱动回路和下降沿延时电路单元；第一驱动回路包括第一开关管、第二开关管、第三开关管；第一开关管的第一极接入第一电源信号，第一开关管的控制极与第二开关管的控制极电连接，第一开关管的第二极与第二开关管的第一极电连接，第二开关管的第二极与第三开关管的第一极电连接，第三开关管的控制极与第一开关管的控制极电连接，第三开关管的第一极与待驱动的开关管的控制极电连接；下降沿延时电路单元的输入端接入驱动控制信号，下降沿延时电路单元的输出端与第一开关管的控制极电连接。本发明实施例提供的驱动电路和桥式电路，能够提高驱动能力。

Description

一种驱动电路和桥式电路
技术领域
本发明实施例涉及电力电子技术，尤其涉及一种驱动电路和桥式电路。
背景技术
在开关器件中，碳化硅(SiC)和氮化镓(GaN)等新型半导体器件在提高功率电子变换器效率和功率密度方面具有重要的应用价值。特别是GaN FETs是一种很有前途的高速开关器件，而且基于硅基的GaN FETs的成本比SiC场效应晶体管更便宜。由于GaN FETs的开关特性、驱动技术及损耗机制相比Si MOSFET有显著差异，如何实现对GaN FETs的快速驱动，对发挥其优势、提高***整体性能十分关键。
目前，现有的驱动电路和桥式电路，通常开关管在开关过程中其控制极驱动信号延时时间会占较大比例的开关周期，甚至导致逻辑错误，进而限制了开关频率的提升，并且在桥式电路中使用原有的PWM驱动方式时，器件在死区时间内的导通损耗影响电路工作效率。这些特殊因素的存在，使得GaN器件的驱动在使用时需要特别考虑，导致目前传统的用于硅基MOSFET的驱动电路不能直接适用于增强型GaN FETs器件，影响电路的驱动能力。
发明内容
本发明实施例提供一种驱动电路和桥式电路，以防止产生尖峰电压，影响开关管的性能，并避免待驱动的开关管在关断期间受串铃、寄生参数等干扰因素引起的器件误开通，提高驱动能力。
第一方面，本发明实施例提供了一种驱动电路，用于驱动待驱动的开关管，包括：第一驱动回路、第二驱动回路和下降沿延时电路单元；第一驱动回路包括第一开关管、第二开关管、第三开关管；
第一开关管的第一极接入第一电源信号，第一开关管的控制极与第二开关管的控制极电连接，第一开关管的第二极与第二开关管的第一极电连接，第二开关管的第二极与第三开关管的第一极电连接，第三开关管的控制极与第一开关管的控制极电连接，第三开关管的第一极与待驱动的开关管的控制极电连接；
第二驱动回路的输入端接入驱动控制信号，第二驱动回路的输出端与第三开关管的第二极电连接；
下降沿延时电路单元的输入端接入驱动控制信号，下降沿延时电路单元的输出端与第一开关管的控制极电连接，下降沿延时电路单元用于将驱动控制信号的下降沿延时。
可选的，上述驱动电路还包括上升沿延时电路单元；上升沿延时电路单元的输入端接入驱动控制信号，上升沿延时电路单元的输出端与第二驱动回路的输入端电连接，上升沿延时电路单元用于将驱动控制信号的上升沿延时。
可选的，第二驱动回路包括第四开关管和第五开关管，第四开关管的控制极和第五开关管的控制极均接入驱动控制信号，第四开关管的第一极与第一开关管的第二极电连接，第四开关管的第二极与第三开关管的第二极电连接，第五开关管的第一极与第四开关管的第二极电连接，第五开关管的第二极接第一参考地。
可选的，第一开关管和第四开关管均为PMOS，第二开关管、第三开关管和第五开关管均为NMOS。
可选的，上述驱动电路还包括第一自举供电回路和/或第二自举供电回路，第一自举供电回路包括第一电容和第一稳压二极管，第二自举供电回路包括第二电容和第二稳压二极管；
第一电容的第一端与第一开关管的第二端电连接，第一电容的第二端接第一参考地，第一稳压二极管的阳极与第一电容的第二端电连接，第一稳压二极管的阴极与第一电容的第一端电连接；
第二电容的第一端与待驱动的开关管的第二极电连接，第二电容的第二端与第五开关管的第二极电连接，第二稳压二极管的阳极与第二电容的第二端电连接，第二稳压二极管的阴极与第二电容的第一端电连接。
可选的，上述驱动电路还包括第一电阻、第二电阻、第三电阻、第四电阻和第五电阻；第一开关管的第二极通过第一电阻与第二开关管的第一极电连接，第三开关管的第一极通过第二电阻与待驱动的开关管的控制极电连接，第二开关管的第一极通过第三电阻与第一开关管的控制极电连接，第一开关管的第二极通过第四电阻与第一电容的第一端电连接，第二电容的第一端通过第五电阻与第四开关管的第一端电连接。
可选的，上述驱动电路还包括第一二极管和第二二极管，第一二极管的阳极与第一开关管的第二极电连接，第一二极管的阴极通过第四电阻与第一电容的第一端电连接，第二二极管的阳极与第四开关管的第一极电连接，第二二极管的阴极通过第五电阻与第二电容的第一端电连接。
第二方面，本发明实施例还提供了一种桥式电路，包括如第一方面所述的驱动电路，还包括待驱动的第六开关管和第七开关管；第六开关管对应的第一驱动电路的输入端接入第一驱动信号，第一驱动电路的第一输出端与第六开关管的控制极电连接，第一驱动电路的第二输出端与第六开关管的第二极电连接；第七开关管对应的第二驱动电路的输入端接入第二驱动信号，第二驱动电路的第一输出端与第七开关管的控制极电连接，第二驱动电路的第二输出端与第七开关管的第二极电连接，第六开关管的第二极通过电感和阻抗与第七开关管的第二极电连接。
可选的，第六开关管的第一极接入第二电源信号，第六开关管的第二极与第七开关管的第一极电连接，第七开关管的第二极接第二参考地。
可选的，第六开关管和第七开关管均为氮化镓半导体开关管。
本发明实施例提供的驱动电路和桥式电路，包括第一驱动回路、第二驱动回路和下降沿延时电路单元；第一驱动回路包括第一开关管、第二开关管、第三开关管；第一开关管的第一极接入第一电源信号，第一开关管的控制极与第二开关管的控制极电连接，第一开关管的第二极与第二开关管的第一极电连接，第二开关管的第二极与第三开关管的第一极电连接，第三开关管的控制极与第一开关管的控制极电连接，第三开关管的第一极与待驱动的开关管的控制极电连接；第二驱动回路的输入端接入驱动控制信号，第二驱动回路的输出端与第三开关管的第二极电连接；下降沿延时电路单元的输入端接入驱动控制信号，下降沿延时电路单元的输出端与第一开关管的控制极电连接，下降沿延时电路单元用于将驱动控制信号的下降沿延时。本发明实施例提供的驱动电路和桥式电路，通过下降沿延时电路单元将驱动控制信号的下降沿延时，驱动待驱动的开关管，防止产生尖峰电压，影响开关管的性能，并使得待驱动的开关管的控制极和第二极的电压为负压关断信号，避免待驱动的开关管在关断期间受串铃、寄生参数等干扰因素引起的器件误开通，提高驱动能力。
附图说明
图1是本发明实施例一提供的一种驱动电路的结构示意图；
图2是本发明实施例一提供的一种驱动波形示意图；
图3是本发明实施例一提供的另一种驱动电路的结构示意图；
图4是本发明实施例一提供的另一种驱动波形示意图；
图5是本发明实施例二提供的一种桥式电路的结构示意图；
图6是本发明实施例二提供的一种驱动波形示意图；
图7是本发明实施例二提供的另一种桥式电路的结构示意图；
图8是本发明实施例二提供的另一种驱动波形示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1是本发明实施例一提供的一种驱动电路的结构示意图，本实施例可适用于驱动开关管等方面，驱动电路用于驱动待驱动的开关管，该驱动电路100包括：第一驱动回路、第二驱动回路和下降沿延时电路单元；第一驱动回路包括第一开关管Q1、第二开关管Q2、第三开关管Q3。
其中，第一开关管Q1的第一极接入第一电源信号Vcc，第一开关管Q1的控制极与第二开关管Q2的控制极电连接，第一开关管Q1的第二极与第二开关管Q2的第一极电连接，第二开关管Q2的第二极与第三开关管Q3的第一极电连接，第三开关管Q3的控制极与第一开关管Q1的控制极电连接，第三开关管Q3的第一极与待驱动的开关管S的控制极电连接；第二驱动回路的输入端接入驱动控制信号Vpwm，第二驱动回路的输出端与第三开关管Q3的第二极电连接；下降沿延时电路单元的输入端接入驱动控制信号Vpwm，下降沿延时电路单元的输出端与第一开关管Q1的控制极电连接，下降沿延时电路单元用于将驱动控制信号Vpwm的下降沿延时。
具体的，图2是本发明实施例一提供的一种驱动波形示意图，结合图1和图2，待驱动的开关管可以是氮化镓半导体器件GaN FETs。当驱动控制信号Vpwm为高电平时，高电平的驱动控制信号通过延时电路单元传输至第一开关管Q1的控制极，若第一开关管Q1为PMOS，第二开关管Q2和第三开关管Q3均为NMOS，则第一开关管Q1快速关断，第三开关管Q3快速导通，第二开关管Q2的控制极还连接有电阻，由于电阻的延时作用，第二开关管Q2延时导通。此时，待驱动的开关管S的输入电容通过第三开关管Q3和第二驱动回路快速放电，待驱动的开关管S的第二极还通过并联的电容和稳压管接第一参考地，电容和稳压管组成辅助电路，钳位待驱动的开关管S的第二极的电位，待驱动的开关管S的控制极和第二极的电压即栅-源极电压VGS为负压关断信号，避免待驱动的开关管S在关断期间受串铃、寄生参数等干扰因素引起的器件误开通。由于待驱动的开关管S的输入电容远低于第二开关管Q2的输入电容，在待驱动的开关管S的输入电容完成放电之后，第二开关管Q2的输入电容仍然在充电，待其充满电之后，第二开关管Q2开通。当驱动控制信号Vpwm变为低电平时，驱动控制信号Vpwm经过下降沿延时后得到如图2中Vpwm’所示的波形，使得待驱动的开关管S的控制极和第二极的电压VGS在驱动控制信号Vpwm下降沿延时过程中小于阈值电压，防止电压VGS较大而产生尖峰电压，影响开关管S的性能。
需要说明的是，由上述第一驱动回路、第二驱动回路和下降沿延时电路单元构成的驱动电路即可实现对待驱动开关管的驱动。
本实施例提供的驱动电路，通过下降沿延时电路单元将驱动控制信号的下降沿延时，驱动待驱动的开关管，防止产生尖峰电压，影响开关管的性能，并使得待驱动的开关管的控制极和第二极的电压为负压关断信号，避免待驱动的开关管在关断期间受串铃、寄生参数等干扰因素引起的器件误开通，提高驱动能力。
图3是本发明实施例一提供的另一种驱动电路的结构示意图，可选的，驱动电路100还包括上升沿延时电路单元；上升沿延时电路单元的输入端接入驱动控制信号Vpwm，上升沿延时电路单元的输出端与第二驱动回路的输入端电连接，上升沿延时电路单元用于将驱动控制信号Vpwm的上升沿延时。
具体的，若仅设置下降沿延时电路单元，则在桥式电路中下管关断、上管开通的过程死区时间只能设置很短，否则仍然会有一定的反向导通损耗。图4是本发明实施例一提供的另一种驱动波形示意图，驱动电路在设置下降沿延时电路单元的基础上，增设上升沿延时电路单元，增设上升沿延时电路单元后的驱动电路101如图3所示，结合图3和图4，驱动控制信号Vpwm分别经过下降沿延时和上升沿延时后得到如图4中Vpwm’和Vpwm”所示的波形，使得待驱动的开关管S的控制极和第二极的电压VGS在驱动控制信号Vpwm下降沿延时和上升沿延时过程中小于阈值电压，可延长开关管的死区设置时间而不会产生反向导通损耗。
可选的，第二驱动回路包括第四开关管Q4和第五开关管Q5，第四开关管Q4的控制极和第五开关管Q5的控制极均接入驱动控制信号，第四开关管Q4的第一极与第一开关管Q1的第二极电连接，第四开关管Q4的第二极与第三开关管Q3的第二极电连接，第五开关管Q5的第一极与第四开关管Q4的第二极电连接，第五开关管Q5的第二极接第一参考地。
具体的，结合图1和图2，当驱动控制信号Vpwm为高电平时，高电平的驱动控制信号传输至第二驱动回路中第四开关管Q4的控制极和第五开关管Q5的控制极，若第四开关管Q4为PMOS，第五开关管Q5和第三开关管Q3均为NMOS，则此时第四开关管Q4关断，第五开关管Q5和第三开关管Q3均导通，待驱动的开关管S的输入电容通过第三开关管Q3和第五开关管Q5快速放电；当驱动控制信号Vpwm变为低电平时，第四开关管Q4快速导通，第五开关管Q5快速关闭，下降沿延时电路单元输出的驱动控制信号下降沿延时，第一开关管Q1依然关断，第二开关管Q2和第三开关管Q3依然导通，此时待驱动的开关管S的控制极和第二极的电压如GaNFETs的栅-源极电压约为电连接点A、B间的电压差VAB，电压VAB低于GaN FETs的阈值电压Vth。
可选的，第一开关管Q1和第四开关管Q4均为PMOS，第二开关管Q2、第三开关管Q3和第五开关管Q5均为NMOS。
具体的，PMOS在栅极为高电平时关断，NMOS在栅极为高电平时导通，各开关管根据驱动电路中各器件的具体连接关系设置为PMOS或NMOS，在驱动控制信号为高电平或低电平时有不同的开关状态，以满足驱动需求。如当驱动控制信号为低电平时，第一开关管Q1和第四开关管Q4均导通，第二开关管Q2、第三开关管Q3和第五开关管Q5均关断，待驱动的开关管S通过导通的第一开关管Q1充电。并且，通过采用NMOS管的寄生电容可实现加速电容功能，提升待驱动的开关管S的开关频率，降低电路体积，提高电路可靠性。
可选的，驱动电路100还包括第一自举供电回路和/或第二自举供电回路，第一自举供电回路包括第一电容C1和第一稳压二极管Z1，第二自举供电回路包括第二电容C2和第二稳压二极管Z2；第一电容C1的第一端与第一开关管Q1的第二端电连接，第一电容C1的第二端接第一参考地，第一稳压二极管Z1的阳极与第一电容C1的第二端电连接，第一稳压二极管Z1的阴极与第一电容C1的第一端电连接；第二电容C2的第一端与待驱动的开关管S的第二极电连接，第二电容C2的第二端与第五开关管Q5的第二极电连接，第二稳压二极管Z2的阳极与第二电容C2的第二端电连接，第二稳压二极管Z2的阴极与第二电容C2的第一端电连接。
具体的，第一电容C1和第二电容C2均可相当于恒压源，通过上述分析，在驱动控制信号Vpwm变为低电平时，待驱动的开关管S的控制极和第二极的电压如GaN FETs的栅-源极电压约为电连接点A、B间的电压差VAB，电压差VAB的取值实际上是由第一电容C1和第一稳压二极管Z1组成的辅助电路在A点的电压值、第二电容C2和第二稳压二极管Z2组成的辅助电路在B点的电压值决定，可根据实际情况设置第一电容C1的电压和第二电容C2的电压，使电压差VAB的电压值低于待驱动的开关管S的阈值电压，此时待驱动的开关管S在预充电状态。
可选的，驱动电路100还包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电阻R5；第一开关管Q1的第二极通过第一电阻R1与第二开关管Q2的第一极电连接，第三开关管Q3的第一极通过第二电阻R2与待驱动的开关管S的控制极电连接，第二开关管Q2的第一极通过第三电阻R3与第一开关管Q1的控制极电连接，第一开关管Q1的第二极通过第四电阻R4与第一电容C1的第一端电连接，第二电容C2的第一端通过第五电阻R5与第四开关管Q4的第一端电连接。
其中，第三电阻R3为辅助延时电阻，使第二开关管Q2延时导通。下降沿延时电路输出的控制信号变为低电平时，第一开关管Q1开通，第三开关管Q3关断，由于第三电阻R3的延时作用，使得第二开关管Q2的关断被延时，此时较高的导通电流通过第一开关管Q1→第一电阻R1支路和第三电阻R3→第二开关管Q2支路流向GaN FETs，为GaN FETs的栅-源极提供来自第一电源信号Vcc的驱动电荷，GaN FETs的栅极会快速充电至阈值电压。由于驱动电路中设置的第三电阻R3→第二开关管Q2支路，驱动电路100会使得GaN FETs在开通阶段栅极电压上升很快，并且由于第二开关管Q2的栅-源极电容的钳位作用和第一电阻R1的限流作用，使得GaN FETs的开通过程不会有很大的栅极振荡发生。
可选的，驱动电路100还包括第一二极管D1和第二二极管D2，第一二极管D1的阳极与第一开关管Q1的第二极电连接，第一二极管D1的阴极通过第四电阻R4与第一电容C1的第一端电连接，第二二极管D2的阳极与第四开关管Q4的第一极电连接，第二二极管D2的阴极通过第五电阻R5与第二电容C2的第一端电连接。
具体的，根据二极管的单向导通特性，第一二极管D1正向导通，第一二极管D1所在线路中传输的电流由第一二极管D1的阳极传输至第一二极管D1的阴极，可防止第一二极管D1的阴极与第一电容C1之间的线路中传输的电流倒流回至第一开关管Q1的第二极和第二开关管Q2的第一极；第二二极管D2正向导通，第二二极管D2所在线路中传输的电流由第二二极管D2的阳极传输至第二二极管D2的阴极，可防止第二二极管D2的阴极与第二电容C2之间的线路中传输的电流反向流通至第四开关管Q4的第一极。
需要说明的是，第一稳压二极管Z1和第二稳压二极管Z2的具体稳压范围可根据实际情况设定，在此不做限定。
实施例二
图5是本发明实施例二提供的一种桥式电路的结构示意图，该桥式电路包括如上述任一实施例所述的驱动电路，还包括待驱动的第六开关管SH和第七开关管SL；第六开关管对应的第一驱动电路110的输入端接入第一驱动信号，第一驱动电路110的第一输出端与第六开关管SH的控制极电连接，第一驱动电路110的第二输出端与第六开关管SH的第二极电连接；第七开关管SL对应的第二驱动电路120的输入端接入第二驱动信号，第二驱动电路120的第一输出端与第七开关管SL的控制极电连接，第二驱动电路120的第二输出端与第七开关管SL的第二极电连接，第六开关管SH的第二极通过电感L0和阻抗RL与第七开关管SL的第二极电连接。
具体的，图6是本发明实施例二提供的一种驱动波形示意图，结合图5和图6，第一驱动电路110的输入端接入第一驱动信号Vpwm1，第二驱动电路120的输入端接入第二驱动信号Vpwm2，VGS1为第六开关管SH的控制极和第二极的电压，VGS2为第七开关管SL的控制极和第二极的电压，第六开关管SH的第一极和第七开关管SL的第一极分别接入电源信号Vcc1和Vcc2。在半桥电路中由于续流管为下管即第七开关管SL，因此只需要设置下管的驱动电路中的延时电路单元，如图6中的t1～t2时间段即对应下管的续流时间，该阶段内下管反向导通，下管的栅-源极电压即VGS2大于零，相比传统驱动方式的导通压降Vsd＝Vgd-Vgs(Vgs≤0)，导通压降明显变小，因此可以全范围内减小反向导通损耗。
另外，图7是本发明实施例二提供的另一种桥式电路的结构示意图，图8是本发明实施例二提供的另一种驱动波形示意图，结合图7和图8，桥式电路中的驱动电路不仅设置有下降沿延时电路单元，还设置有上升沿延时电路单元，同样的，仅设置下管即第七开关管SL的驱动电路中的延时电路单元，如图8中的t1～t2和t1’～t2’两个时间段即对应下管的续流时间，开关管的反向导通损耗进一步减小，而且不会发生死区时间设置太短导致的直通情况。
可选的，第六开关管SH的第一极接入第二电源信号Vdc，第六开关管SH的第二极与第七开关管SL的第一极电连接，第七开关管SL的第二极接第二参考地。
其中，第六开关管SH的第二极与第七开关管SL的第一极电连接，形成如图7所示的桥式电路，电感L0所在线路中的电流为i0，即第六开关管SH的第二极通过电感L0所在线路传输的电流为i0，第六开关管SH和第七开关管SL形成的如图7所示的桥式电路为半桥电路。
可选的，第六开关管和第七开关管均为氮化镓半导体开关管。
具体的，碳化硅(SiC)和氮化镓(GaN)等新型半导体器件在提高功率电子变换器效率和功率密度方面具有重要的应用价值。特别是GaN FETs是一种很有前途的高速开关器件，而且GaN FETs的成本比SiC场效应晶体管更低。氮化镓半导体开关管由于其功率密度高、开关速度高、功耗低、成本低等特点，将具有广阔的应用前景。
本实施例提供的桥式电路与本发明任意实施例提供的驱动电路属于相同的发明构思，具备相应的有益效果，未在本实施例详尽的技术细节详见本发明任意实施例提供的驱动电路。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种驱动电路，用于驱动待驱动的开关管，其特征在于，包括：第一驱动回路、第二驱动回路和下降沿延时电路单元；所述第一驱动回路包括第一开关管、第二开关管、第三开关管；
所述第一开关管的第一极接入第一电源信号，所述第一开关管的控制极与所述第二开关管的控制极电连接，所述第一开关管的第二极与所述第二开关管的第一极电连接，所述第二开关管的第二极与所述第三开关管的第一极电连接，所述第三开关管的控制极与所述第一开关管的控制极电连接，所述第三开关管的第一极与待驱动的开关管的控制极电连接；
所述第二驱动回路的输入端接入驱动控制信号，所述第二驱动回路的输出端与所述第三开关管的第二极电连接；
所述下降沿延时电路单元的输入端接入驱动控制信号，所述下降沿延时电路单元的输出端与所述第一开关管的控制极电连接，所述下降沿延时电路单元用于将所述驱动控制信号的下降沿延时。
2.根据权利要求1所述的驱动电路，其特征在于，还包括上升沿延时电路单元；所述上升沿延时电路单元的输入端接入驱动控制信号，所述上升沿延时电路单元的输出端与所述第二驱动回路的输入端电连接，所述上升沿延时电路单元用于将所述驱动控制信号的上升沿延时。
3.根据权利要求1所述的驱动电路，其特征在于，所述第二驱动回路包括第四开关管和第五开关管，所述第四开关管的控制极和所述第五开关管的控制极均接入所述驱动控制信号，所述第四开关管的第一极与所述第一开关管的第二极电连接，所述第四开关管的第二极与所述第三开关管的第二极电连接，所述第五开关管的第一极与所述第四开关管的第二极电连接，所述第五开关管的第二极接第一参考地。
4.根据权利要求3所述的驱动电路，其特征在于，所述第一开关管和所述第四开关管均为PMOS，所述第二开关管、所述第三开关管和所述第五开关管均为NMOS。
5.根据权利要求3所述的驱动电路，其特征在于，还包括第一自举供电回路和/或第二自举供电回路，所述第一自举供电回路包括第一电容和第一稳压二极管，所述第二自举供电回路包括第二电容和第二稳压二极管；
所述第一电容的第一端与所述第一开关管的第二端电连接，所述第一电容的第二端接第一参考地，所述第一稳压二极管的阳极与所述第一电容的第二端电连接，所述第一稳压二极管的阴极与所述第一电容的第一端电连接；
所述第二电容的第一端与所述待驱动的开关管的第二极电连接，所述第二电容的第二端与所述第五开关管的第二极电连接，所述第二稳压二极管的阳极与所述第二电容的第二端电连接，所述第二稳压二极管的阴极与所述第二电容的第一端电连接。
6.根据权利要求5所述的驱动电路，其特征在于，还包括第一电阻、第二电阻、第三电阻、第四电阻和第五电阻；所述第一开关管的第二极通过所述第一电阻与所述第二开关管的第一极电连接，所述第三开关管的第一极通过所述第二电阻与所述待驱动的开关管的控制极电连接，所述第二开关管的第一极通过所述第三电阻与所述第一开关管的控制极电连接，所述第一开关管的第二极通过所述第四电阻与所述第一电容的第一端电连接，所述第二电容的第一端通过所述第五电阻与所述第四开关管的第一端电连接。
7.根据权利要求6所述的驱动电路，其特征在于，还包括第一二极管和第二二极管，所述第一二极管的阳极与所述第一开关管的第二极电连接，所述第一二极管的阴极通过所述第四电阻与所述第一电容的第一端电连接，所述第二二极管的阳极与所述第四开关管的第一极电连接，所述第二二极管的阴极通过所述第五电阻与所述第二电容的第一端电连接。
8.一种桥式电路，其特征在于，包括如权利要求1-7任一所述的驱动电路，还包括待驱动的第六开关管和第七开关管；所述第六开关管对应的第一驱动电路的输入端接入第一驱动信号，所述第一驱动电路的第一输出端与所述第六开关管的控制极电连接，所述第一驱动电路的第二输出端与所述第六开关管的第二极电连接；所述第七开关管对应的第二驱动电路的输入端接入第二驱动信号，所述第二驱动电路的第一输出端与所述第七开关管的控制极电连接，所述第二驱动电路的第二输出端与所述第七开关管的第二极电连接，所述第六开关管的第二极通过电感和阻抗与所述第七开关管的第二极电连接。
9.根据权利要求8所述的桥式电路，其特征在于，所述第六开关管的第一极接入第二电源信号，所述第六开关管的第二极与所述第七开关管的第一极电连接，所述第七开关管的第二极接第二参考地。
10.根据权利要求8所述的桥式电路，其特征在于，所述第六开关管和所述第七开关管均为氮化镓半导体开关管。
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