JPH09285120A - 電源装置の主スイッチ制御回路 - Google Patents
電源装置の主スイッチ制御回路Info
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- JPH09285120A JPH09285120A JP8097844A JP9784496A JPH09285120A JP H09285120 A JPH09285120 A JP H09285120A JP 8097844 A JP8097844 A JP 8097844A JP 9784496 A JP9784496 A JP 9784496A JP H09285120 A JPH09285120 A JP H09285120A
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- circuit
- control circuit
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Abstract
(57)【要約】
【目的】 電源装置の主スイッチの損失を低く抑さえる
ように制御する、主スイッチ制御回路を提供する。 【構成】 主スイッチのMOSFETQ1とQ2を並列
に接続する。制御回路1の出力端子は、MOSFETQ
1のゲートに接続し、制御回路1と接続する遅延回路4
の出力端子4はMOSFETQ2のゲートに接続する。
MOSFETQ1とQ2のON、OFF制御のタイミン
グをずらして制御することにより、スイッチング損失と
導通損失を低く抑えることができる。
ように制御する、主スイッチ制御回路を提供する。 【構成】 主スイッチのMOSFETQ1とQ2を並列
に接続する。制御回路1の出力端子は、MOSFETQ
1のゲートに接続し、制御回路1と接続する遅延回路4
の出力端子4はMOSFETQ2のゲートに接続する。
MOSFETQ1とQ2のON、OFF制御のタイミン
グをずらして制御することにより、スイッチング損失と
導通損失を低く抑えることができる。
Description
【0001】
【発明の属する技術分野】この発明は、電源装置におけ
る主スイッチ制御回路で、特に主スイッチによるスイッ
チング損失が低くなるように制御する主スイッチ制御回
路に関するものである。
る主スイッチ制御回路で、特に主スイッチによるスイッ
チング損失が低くなるように制御する主スイッチ制御回
路に関するものである。
【0002】
【従来の技術】図9は、従来の一石フォワード形スイッ
チング電源における主スイッチ制御回路のブロック図で
ある。また図10は主スイッチ制御回路の動作波形を示
す図であり、図11はその主スイッチから発生するスイ
ッチング損失と導通損失を示す図である。
チング電源における主スイッチ制御回路のブロック図で
ある。また図10は主スイッチ制御回路の動作波形を示
す図であり、図11はその主スイッチから発生するスイ
ッチング損失と導通損失を示す図である。
【0003】MOSFETQb1は制御回路1からの駆
動電圧Vgsにより駆動される。Vgsが高電位となった時
に、MOSFETQb1はONして導通状態となり、ド
レイン電流Idが流れ、ドレイン・ソース電圧Vdsは低
電位となる。逆にVgsが低電位となると、MOSFET
Qb1はOFFして非導通状態となり、ドレイン電流Id
が流れなくなり、ドレイン・ソース電圧Vdsは高電位と
なる。高電位に変化するとき、主トランスTb1のL成
分の影響により山型になり、一定の電位になる。
動電圧Vgsにより駆動される。Vgsが高電位となった時
に、MOSFETQb1はONして導通状態となり、ド
レイン電流Idが流れ、ドレイン・ソース電圧Vdsは低
電位となる。逆にVgsが低電位となると、MOSFET
Qb1はOFFして非導通状態となり、ドレイン電流Id
が流れなくなり、ドレイン・ソース電圧Vdsは高電位と
なる。高電位に変化するとき、主トランスTb1のL成
分の影響により山型になり、一定の電位になる。
【0004】
【発明が解決しようとする課題】上記のような主スイッ
チ制御回路における、主スイッチMOSFETQb1に
発生する損失には、駆動損失、スイッチング損失Ps及
び導通損失Ponがある。図11において、スイッチング
損失Psはターンオン時trに発生するスイッチング損失
Prとターンオフ時tfに発生するスイッチング損失Pfの
和であり、導通損失PonはON期間tonに発生する損失
である。
チ制御回路における、主スイッチMOSFETQb1に
発生する損失には、駆動損失、スイッチング損失Ps及
び導通損失Ponがある。図11において、スイッチング
損失Psはターンオン時trに発生するスイッチング損失
Prとターンオフ時tfに発生するスイッチング損失Pfの
和であり、導通損失PonはON期間tonに発生する損失
である。
【0005】PsとPonは
【数1】 の様に求まる。上記(1)〜(3)式から、主スイッチ
制御回路による主スイッチMOSFETQb1で発生す
るスイッチング損失を軽減させるには、MOSFETQ
b1のターンオン時間trとターンオフ時間tfを短くす
ればよい、即ちスイッチングのスピードを速くすれば良
いことがわかる。更に(4)式から、導通損失Ponを軽
減させるには、MOSFETQb1のON抵抗Rdsonを
低くすれば良いことがわかる。
制御回路による主スイッチMOSFETQb1で発生す
るスイッチング損失を軽減させるには、MOSFETQ
b1のターンオン時間trとターンオフ時間tfを短くす
ればよい、即ちスイッチングのスピードを速くすれば良
いことがわかる。更に(4)式から、導通損失Ponを軽
減させるには、MOSFETQb1のON抵抗Rdsonを
低くすれば良いことがわかる。
【0006】つまり、MOSFETの特性として、スイ
ッチングスピードが速くかつON抵抗が低いという特性
を持つ素子を使用すれば、主スイッチMOSFETQb
1で発生する損失は軽減させられる。しかしながら、ス
イッチングスピードを速くすることと、ON抵抗を低く
することは相い反する関係にあり、スイッチングスピー
ドが速く、かつON抵抗の低いMOSFETの実現には
限界がある。
ッチングスピードが速くかつON抵抗が低いという特性
を持つ素子を使用すれば、主スイッチMOSFETQb
1で発生する損失は軽減させられる。しかしながら、ス
イッチングスピードを速くすることと、ON抵抗を低く
することは相い反する関係にあり、スイッチングスピー
ドが速く、かつON抵抗の低いMOSFETの実現には
限界がある。
【0007】そこで、このようなMOSFETを使用し
て、主スイッチで発生する損失を軽減させることのでき
る、主スイッチの制御回路を実現することが望まれてい
た。
て、主スイッチで発生する損失を軽減させることのでき
る、主スイッチの制御回路を実現することが望まれてい
た。
【0008】
【課題を解決するための手段】主スイッチのMOSFE
Tを制御する電源装置の主スイッチ制御回路において、
主トランスの1次巻線に対して、主スイッチの第1のM
OSFETと第2のMOSFETが並列に接続し、制御
回路の出力端子は、遅延回路の入力端子と前記第1のM
OSFETのゲートに接続し、遅延回路の出力端子は、
第2のMOSFETのゲートに接続する。
Tを制御する電源装置の主スイッチ制御回路において、
主トランスの1次巻線に対して、主スイッチの第1のM
OSFETと第2のMOSFETが並列に接続し、制御
回路の出力端子は、遅延回路の入力端子と前記第1のM
OSFETのゲートに接続し、遅延回路の出力端子は、
第2のMOSFETのゲートに接続する。
【0009】制御回路のパルス出力電圧が高電位となる
時に、第1のMOSFETはONして導通状態となり、
ターンオンする時にスイッチング損失が発生する。遅延
回路のパルス出力電圧が高電位となると、第2のMOS
FETはONして導通状態となりターンオンするが、こ
の時ドレイン・ソース電圧は低電位となっているため、
ターンオン時のスイッチング損失は発生しない。第1、
2のMOSFETが導通状態の時、導通損失が発生する
が、並列接続されているためON抵抗は低く、導通損失
は低くなる。
時に、第1のMOSFETはONして導通状態となり、
ターンオンする時にスイッチング損失が発生する。遅延
回路のパルス出力電圧が高電位となると、第2のMOS
FETはONして導通状態となりターンオンするが、こ
の時ドレイン・ソース電圧は低電位となっているため、
ターンオン時のスイッチング損失は発生しない。第1、
2のMOSFETが導通状態の時、導通損失が発生する
が、並列接続されているためON抵抗は低く、導通損失
は低くなる。
【0010】パルス出力電圧が低電位となると、第1の
MOSFETはOFFして非導通状態となりターンオフ
するが、ドレイン・ソース電圧は低電位となったままで
あり、スイッチング損失は発生しない。更に、遅延回路
のパルス出力電圧が低電位となる時に第2のMOSFE
TはOFFして非導通状態となり、ターンオフする時に
スイッチング損失が発生する。
MOSFETはOFFして非導通状態となりターンオフ
するが、ドレイン・ソース電圧は低電位となったままで
あり、スイッチング損失は発生しない。更に、遅延回路
のパルス出力電圧が低電位となる時に第2のMOSFE
TはOFFして非導通状態となり、ターンオフする時に
スイッチング損失が発生する。
【0011】この場合、第1と第2のMOSFETに、
ON抵抗は比較的高いがスイッチングスピードの速いM
OSFETを使用することにより、ターンオン時、ター
ンオフ時のスイッチング損失は、スイッチングスピード
の速いMOSFETを使用しているため、低く抑えるこ
とができる。また第1と第2のMOSFETは並列に接
続して使用するため、ON抵抗は低くなり、導通損失も
低く抑えることができる。
ON抵抗は比較的高いがスイッチングスピードの速いM
OSFETを使用することにより、ターンオン時、ター
ンオフ時のスイッチング損失は、スイッチングスピード
の速いMOSFETを使用しているため、低く抑えるこ
とができる。また第1と第2のMOSFETは並列に接
続して使用するため、ON抵抗は低くなり、導通損失も
低く抑えることができる。
【0012】また、第1、2のMOSFETの主スイッ
チの制御回路で、ON-OFF制御のタイミングの変形
例により、ON抵抗は比較的高いがスイッチングスピー
ドの速いMOSFETと、スイッチングスピードは比較
的遅いがON抵抗は低いMOSFETを組み合わせて、
スイッチング損失、導通損失を低く抑えることができ
る。
チの制御回路で、ON-OFF制御のタイミングの変形
例により、ON抵抗は比較的高いがスイッチングスピー
ドの速いMOSFETと、スイッチングスピードは比較
的遅いがON抵抗は低いMOSFETを組み合わせて、
スイッチング損失、導通損失を低く抑えることができ
る。
【0013】
【発明の実施の形態】図1は、この発明の第1の実施の
形態の回路構成を示す図である。図1を用いて、第1の
実施の形態の回路構成について以下に説明する。この実
施の形態の場合は、主スイッチ制御回路10は、制御回
路1と遅延回路4から構成されている。
形態の回路構成を示す図である。図1を用いて、第1の
実施の形態の回路構成について以下に説明する。この実
施の形態の場合は、主スイッチ制御回路10は、制御回
路1と遅延回路4から構成されている。
【0014】電源V1のマイナス端子はGNDに接続さ
れ、そのプラスはコンデンサC1の一端に接続されてい
る。コンデンサC1の他端はGNDに接続されている。
電源V1のプラス端子とコンデンサC1の接続点は、主
トランスT1の1次巻線N1の正極に接続され、その1
次巻線N1の負極はMOSFETQ1及びMOSFET
Q2のドレインに接続されている。MOSFETQ1及
びMOSFETQ2のソースはGNDに接続されてい
る。
れ、そのプラスはコンデンサC1の一端に接続されてい
る。コンデンサC1の他端はGNDに接続されている。
電源V1のプラス端子とコンデンサC1の接続点は、主
トランスT1の1次巻線N1の正極に接続され、その1
次巻線N1の負極はMOSFETQ1及びMOSFET
Q2のドレインに接続されている。MOSFETQ1及
びMOSFETQ2のソースはGNDに接続されてい
る。
【0015】主トランスT1の2次巻線N2の正極はダ
イオードD1のアノードに接続され、このダイオードD
1のカソードは、ダイオードD2のカソードに接続され
ている。ダイオードD1のカソードとダイオードD2の
カソードの接続点は、コイルL1の一端に接続され、こ
のコイルL1の他端はコンデンサC2の一端及び負荷回
路6の一端に接続されている。負荷回路6の他端はコン
デンサC2の他端に接続され、その接続点はダイオード
D2のアノードに接続され、更に主トランスT1の2次
巻線N2の負極に接続されている。
イオードD1のアノードに接続され、このダイオードD
1のカソードは、ダイオードD2のカソードに接続され
ている。ダイオードD1のカソードとダイオードD2の
カソードの接続点は、コイルL1の一端に接続され、こ
のコイルL1の他端はコンデンサC2の一端及び負荷回
路6の一端に接続されている。負荷回路6の他端はコン
デンサC2の他端に接続され、その接続点はダイオード
D2のアノードに接続され、更に主トランスT1の2次
巻線N2の負極に接続されている。
【0016】制御回路1の出力端子はMOSFETQ1
のゲート及び遅延回路4の入力端子に接続されている。
遅延回路4の出力端子はMOSFETQ2のゲートに接
続される。
のゲート及び遅延回路4の入力端子に接続されている。
遅延回路4の出力端子はMOSFETQ2のゲートに接
続される。
【0017】なお、図3は遅延回路4に用いられる遅延
回路を示している。図3を用いて、遅延回路の構成につ
いて説明する。入力信号源Va1のマイナス端子はGN
Dに接続され、プラス端子は抵抗Ra1の一端に接続さ
れている。Ra1の他端はコンデンサCa1の一端及び論
理和回路ORa1の1つの入力端子に接続されている。
Ca1の他端及びORa1の他方の入力端子はGNDに接
続されている。ORa1の出力端子は、この遅延回路の
出力となる。
回路を示している。図3を用いて、遅延回路の構成につ
いて説明する。入力信号源Va1のマイナス端子はGN
Dに接続され、プラス端子は抵抗Ra1の一端に接続さ
れている。Ra1の他端はコンデンサCa1の一端及び論
理和回路ORa1の1つの入力端子に接続されている。
Ca1の他端及びORa1の他方の入力端子はGNDに接
続されている。ORa1の出力端子は、この遅延回路の
出力となる。
【0018】図2は、第1の実施の形態の動作波形を示
す。図2を用いて、以下に第1の実施の形態の動作につ
いて説明する。
す。図2を用いて、以下に第1の実施の形態の動作につ
いて説明する。
【0019】制御回路1により得られるパルス出力電圧
Aが高電位となるa1時点に、MOSFETQ1はON
して導通状態となり、MOSFETQ1のドレイン・ソ
ース間にドレイン電流I1が流れる。この時、MOSF
ETQ1及びMOSFETQ2のドレイン・ソース電圧
Cは低電位になる。MOSFETQ1のターンオン時に
は、MOSFETQ1によるスイッチング損失が発生す
る。
Aが高電位となるa1時点に、MOSFETQ1はON
して導通状態となり、MOSFETQ1のドレイン・ソ
ース間にドレイン電流I1が流れる。この時、MOSF
ETQ1及びMOSFETQ2のドレイン・ソース電圧
Cは低電位になる。MOSFETQ1のターンオン時に
は、MOSFETQ1によるスイッチング損失が発生す
る。
【0020】次に、遅延回路4から得られるパルス出力
電圧Bが高電位になるb1時点で、MOSFETQ2は
ONして導通状態となり、MOSFETQ2のドレイン
・ソース間にドレイン電流I2が流れる。この時は、す
でにMOSFETQ2のドレイン・ソース電圧Cは低電
位となっているため、MOSFETQ2のターンオン時
に、MOSFETQ2によるスイッチング損失は発生し
ない。
電圧Bが高電位になるb1時点で、MOSFETQ2は
ONして導通状態となり、MOSFETQ2のドレイン
・ソース間にドレイン電流I2が流れる。この時は、す
でにMOSFETQ2のドレイン・ソース電圧Cは低電
位となっているため、MOSFETQ2のターンオン時
に、MOSFETQ2によるスイッチング損失は発生し
ない。
【0021】MOSFETQ1及びMOSFETQ2が
導通状態である、b1時点からc1時点までの間は、M
OSFETQ1及びMOSFETQ2が並列接続されて
いることで、ON抵抗は低抵抗であるため、発生する導
通損失は低くなる。
導通状態である、b1時点からc1時点までの間は、M
OSFETQ1及びMOSFETQ2が並列接続されて
いることで、ON抵抗は低抵抗であるため、発生する導
通損失は低くなる。
【0022】パルス出力電圧Aが低電位となるc1時点
では、MOSFETQ1はOFFして非導通状態とな
り、ドレイン電流I1は流れなくなる。MOSFETQ
1のターンオフ時には、MOSFETQ1のドレイン・
ソース電圧Cは低電位となったままであるため、スイッ
チング損失は発生しない。パルス出力電圧Bが低電位に
なる時点d1では、MOSFETQ2はOFFして非導
通状態となり、MOSFETQ1及びMOSFETQ2
のドレイン・ソース電圧Cは高電位となる。MOSFE
TQ2のターンオフ時には、MOSFETQ2によるス
イッチング損失が発生する。
では、MOSFETQ1はOFFして非導通状態とな
り、ドレイン電流I1は流れなくなる。MOSFETQ
1のターンオフ時には、MOSFETQ1のドレイン・
ソース電圧Cは低電位となったままであるため、スイッ
チング損失は発生しない。パルス出力電圧Bが低電位に
なる時点d1では、MOSFETQ2はOFFして非導
通状態となり、MOSFETQ1及びMOSFETQ2
のドレイン・ソース電圧Cは高電位となる。MOSFE
TQ2のターンオフ時には、MOSFETQ2によるス
イッチング損失が発生する。
【0023】なお、ドレイン・ソース電圧Cが低電位の
間は、主トランスT1の2次巻線N2に電圧が発生し、
ダイオードD1を通して電流が流れ負荷回路6に供給さ
れる。またドレイン・ソース電圧Cが高電位の間は、2
次巻線N2に電圧が発生しないため、コイルL1に溜ま
ったエネルギーでダイオードD2を通して電流が流れ、
負荷回路6に供給される。
間は、主トランスT1の2次巻線N2に電圧が発生し、
ダイオードD1を通して電流が流れ負荷回路6に供給さ
れる。またドレイン・ソース電圧Cが高電位の間は、2
次巻線N2に電圧が発生しないため、コイルL1に溜ま
ったエネルギーでダイオードD2を通して電流が流れ、
負荷回路6に供給される。
【0024】図4は遅延回路の動作波形を示している。
ここで図4を用いて、遅延回路の動作について説明す
る。遅延回路にパルス電圧pが入力されると、Ra1と
Ca1からなる微分回路の出力qは、立ち上がりと立ち
下がりがなまった波形となる。一般的に論理ゲートIC
のスレッシュホールド電圧Vthは、その電源電圧Vccの
約1/2であり、qのようななまった入力波形では、q
がスレッシュホールド電圧Vthに達するまでに一定時間
がかかる。その結果、論理和回路ORa1の出力端子か
らは、遅延回路への入力電圧pより位相の遅れた出力パ
ルス電圧rが得られる。
ここで図4を用いて、遅延回路の動作について説明す
る。遅延回路にパルス電圧pが入力されると、Ra1と
Ca1からなる微分回路の出力qは、立ち上がりと立ち
下がりがなまった波形となる。一般的に論理ゲートIC
のスレッシュホールド電圧Vthは、その電源電圧Vccの
約1/2であり、qのようななまった入力波形では、q
がスレッシュホールド電圧Vthに達するまでに一定時間
がかかる。その結果、論理和回路ORa1の出力端子か
らは、遅延回路への入力電圧pより位相の遅れた出力パ
ルス電圧rが得られる。
【0025】第1の実施の形態の場合、主スイッチのM
OSFETQ1及びMOSFETQ2に、ON抵抗は比
較的高いが、スイッチングスピードは速いという特性を
持つMOSFETを使用する。このことによって、ター
ンオンa1時点の主スイッチの損失は、MOSFETQ
1による損失だけであり、またターンオフb1時点の主
スイッチの損失は、MOSFETQ2による損失だけで
あり、かつ主スイッチのスイッチングスピードは速いた
めに、主スイッチのスイッチング損失を低く抑えること
ができる。
OSFETQ1及びMOSFETQ2に、ON抵抗は比
較的高いが、スイッチングスピードは速いという特性を
持つMOSFETを使用する。このことによって、ター
ンオンa1時点の主スイッチの損失は、MOSFETQ
1による損失だけであり、またターンオフb1時点の主
スイッチの損失は、MOSFETQ2による損失だけで
あり、かつ主スイッチのスイッチングスピードは速いた
めに、主スイッチのスイッチング損失を低く抑えること
ができる。
【0026】また、MOSFETQ1とMOSFETQ
2を並列に接続して使用しているため、主スイッチのO
N抵抗は低くなり、MOSFETQ1とMOSFETQ
2がONしてるb1時点からc1時点の間の導通損失も
低く抑えることができる。よって、スイッチング損失及
び導通損失が低く抑えられ、主スイッチのMOSFET
での損失を低く抑えることができ、電源装置の効率を向
上させることができる。
2を並列に接続して使用しているため、主スイッチのO
N抵抗は低くなり、MOSFETQ1とMOSFETQ
2がONしてるb1時点からc1時点の間の導通損失も
低く抑えることができる。よって、スイッチング損失及
び導通損失が低く抑えられ、主スイッチのMOSFET
での損失を低く抑えることができ、電源装置の効率を向
上させることができる。
【0027】図5は、第2の実施の形態を示す図であ
る。図5を用いて、第2の実施の形態の回路構成につい
て以下に説明する。なお、図1と同一の構成要件には同
一符号を付してる。この実施の形態の場合は、主スイッ
チ制御回路11は制御回路1と、遅延回路4、論理積回
路AND1、論理和回路OR1からなる制御回路2から
構成されている。
る。図5を用いて、第2の実施の形態の回路構成につい
て以下に説明する。なお、図1と同一の構成要件には同
一符号を付してる。この実施の形態の場合は、主スイッ
チ制御回路11は制御回路1と、遅延回路4、論理積回
路AND1、論理和回路OR1からなる制御回路2から
構成されている。
【0028】電圧源V1のマイナス端子はGNDに接続
され、電圧源V1のプラス端子はコンデンサC1の一端
に接続されている。またコンデンサC1の他端はGND
に接続されている。電圧源V1のプラス端子とコンデン
サC1の接続点は、主トランスT1の1次巻線N1の正
極に接続され、1次巻線N1の負極はMOSFETQ3
及びMOSFETQ4のドレインに接続される。MOS
FETQ3及びMOSFETQ4のソースはGNDに接
続される。なお、2次巻線N2側の接続は、第1の実施
の形態と同様であるので説明を省略する。
され、電圧源V1のプラス端子はコンデンサC1の一端
に接続されている。またコンデンサC1の他端はGND
に接続されている。電圧源V1のプラス端子とコンデン
サC1の接続点は、主トランスT1の1次巻線N1の正
極に接続され、1次巻線N1の負極はMOSFETQ3
及びMOSFETQ4のドレインに接続される。MOS
FETQ3及びMOSFETQ4のソースはGNDに接
続される。なお、2次巻線N2側の接続は、第1の実施
の形態と同様であるので説明を省略する。
【0029】次に主スイッチ制御回路11の構成につい
て説明する。制御回路1の出力端子は、論理積回路AN
D1の一方の入力端子と、論理和回路OR1の一方の入
力端子と、遅延回路4の入力端子に接続されている。遅
延回路4の出力端子は、論理積回路AND1の他方の入
力端子と、論理和回路OR1の他方の入力端子に接続さ
れている。論理積回路AND1の出力端子は、MOSF
ETQ3のゲートに、また論理和回路OR1の出力端子
は、MOSFETQ4のゲートに接続される。
て説明する。制御回路1の出力端子は、論理積回路AN
D1の一方の入力端子と、論理和回路OR1の一方の入
力端子と、遅延回路4の入力端子に接続されている。遅
延回路4の出力端子は、論理積回路AND1の他方の入
力端子と、論理和回路OR1の他方の入力端子に接続さ
れている。論理積回路AND1の出力端子は、MOSF
ETQ3のゲートに、また論理和回路OR1の出力端子
は、MOSFETQ4のゲートに接続される。
【0030】図6は、第2の実施の形態の動作波形を示
している。次に図6を用いて、第2の実施の形態の動作
について説明する。
している。次に図6を用いて、第2の実施の形態の動作
について説明する。
【0031】制御回路1により得られるパルス出力電圧
Aはa2時点で高電位となり、パルス出力電圧Aを遅延
回路4で位相を遅らせたパルス出力電圧Bと、パルス出
力電圧Aとの論理和回路OR1のパルス出力電圧Eが高
電位となる。パルス出力電圧Eが高電位であるa2時点
からd2時点の間は、MOSFETQ4がONして導通
状態となり、ドレイン・ソース間にドレイン電流I4が
流れる。またドレイン電流I4の流れる時に、MOSF
ETQ3及びMOSFETQ4のドレイン・ソース電圧
Cが低電位となり、MOSFETQ4のターンオン時
に、MOSFETQ4によるスイッチング損失が発生す
る。
Aはa2時点で高電位となり、パルス出力電圧Aを遅延
回路4で位相を遅らせたパルス出力電圧Bと、パルス出
力電圧Aとの論理和回路OR1のパルス出力電圧Eが高
電位となる。パルス出力電圧Eが高電位であるa2時点
からd2時点の間は、MOSFETQ4がONして導通
状態となり、ドレイン・ソース間にドレイン電流I4が
流れる。またドレイン電流I4の流れる時に、MOSF
ETQ3及びMOSFETQ4のドレイン・ソース電圧
Cが低電位となり、MOSFETQ4のターンオン時
に、MOSFETQ4によるスイッチング損失が発生す
る。
【0032】パルス出力電圧Aとパルス出力電圧Bとの
論理積回路AND1のパルス出力電圧Dが、高電位とな
るb2時点でMOSFETQ3はONして導通状態とな
り、MOSFETQ3のドレイン・ソース間にドレイン
電流I3が流れる。この時点は、既にMOSFETQ3
のドレイン・ソース電圧Cは低電位となっているため、
MOSFETQ3のターンオン時のスイッチング損失は
発生しない。
論理積回路AND1のパルス出力電圧Dが、高電位とな
るb2時点でMOSFETQ3はONして導通状態とな
り、MOSFETQ3のドレイン・ソース間にドレイン
電流I3が流れる。この時点は、既にMOSFETQ3
のドレイン・ソース電圧Cは低電位となっているため、
MOSFETQ3のターンオン時のスイッチング損失は
発生しない。
【0033】MOSFETQ3及びMOSFETQ4が
導通状態となる、b2時点からc2時点の間は、MOS
FETQ3とMOSFETQ4が並列接続されているた
め、主スイッチのON抵抗は低抵抗となる。これにより
導通損失は低くなる。
導通状態となる、b2時点からc2時点の間は、MOS
FETQ3とMOSFETQ4が並列接続されているた
め、主スイッチのON抵抗は低抵抗となる。これにより
導通損失は低くなる。
【0034】次に、パルス出力電圧Aが低電位となるc
2時点では、パルス出力電圧Dが低電位となりMOSF
ETQ3がOFFして非導通状態となる。この時MOS
FETQ3のドレイン・ソース電圧Eは低電位となった
ままなので、MOSFETQ3のターンオフ時のスイッ
チング損失は発生しない。パルス出力電圧Bが低電位と
なるd2時点では、パルス出力電圧Eも低電位となり、
MOSFETQ4はOFFして非導通状態となる。MO
SFETQ4のターンオフ時には、MOSFETQ4に
よるスイッチング損失が発生する。
2時点では、パルス出力電圧Dが低電位となりMOSF
ETQ3がOFFして非導通状態となる。この時MOS
FETQ3のドレイン・ソース電圧Eは低電位となった
ままなので、MOSFETQ3のターンオフ時のスイッ
チング損失は発生しない。パルス出力電圧Bが低電位と
なるd2時点では、パルス出力電圧Eも低電位となり、
MOSFETQ4はOFFして非導通状態となる。MO
SFETQ4のターンオフ時には、MOSFETQ4に
よるスイッチング損失が発生する。
【0035】この実施の形態の場合には、主スイッチの
MOSFETQ3にスイッチングスピードは比較的遅い
が、ON抵抗の低いMOSFETを使用し、MOSFE
TQ4にON抵抗は比較的高いが、スイッチングスピー
ドの速いMOSFETを使用する。
MOSFETQ3にスイッチングスピードは比較的遅い
が、ON抵抗の低いMOSFETを使用し、MOSFE
TQ4にON抵抗は比較的高いが、スイッチングスピー
ドの速いMOSFETを使用する。
【0036】ターンオン時とターンオフ時のスイッチン
グ損失は、MOSFETQ4によるスイッチング損失の
みであり、またMOSFETQ4はスイッチングスピー
ドの速いMOSFETであるため、スイッチング損失を
低く抑えることができる。MOSFETQ3及びQ4が
ONしている時の導通損失は、MOSFETQ3のON
抵抗は低く、またMOSFETQ3とMOSFETQ4
が並列に接続されているため、低く抑えることができ
る。
グ損失は、MOSFETQ4によるスイッチング損失の
みであり、またMOSFETQ4はスイッチングスピー
ドの速いMOSFETであるため、スイッチング損失を
低く抑えることができる。MOSFETQ3及びQ4が
ONしている時の導通損失は、MOSFETQ3のON
抵抗は低く、またMOSFETQ3とMOSFETQ4
が並列に接続されているため、低く抑えることができ
る。
【0037】よって、このことから主スイッチのMOS
FETの損失を低く抑えることが可能となり、電源装置
の効率を向上させることができる。なお、この実施の形
態の場合、第1の実施の形態と比較して、導通損失をよ
り減少させられることが期待できる。但し、主スイッチ
制御回路11のタイミングのとり方は、主スイッチ制御
回路10に比べて複雑になる。
FETの損失を低く抑えることが可能となり、電源装置
の効率を向上させることができる。なお、この実施の形
態の場合、第1の実施の形態と比較して、導通損失をよ
り減少させられることが期待できる。但し、主スイッチ
制御回路11のタイミングのとり方は、主スイッチ制御
回路10に比べて複雑になる。
【0038】図7は、第3の実施の形態を示す図であ
る。次に、図7を用いて第3の実施の形態の構成につい
て以下に説明する。この実施の形態において、主スイッ
チ制御回路12は、制御回路1と、遅延回路4、遅延回
路5、排他的論理和回路Ex-OR1からなる制御回路
3で構成されている。なお、第1、2の実施の形態と同
一の構成要件については、同一の符号を付している。
る。次に、図7を用いて第3の実施の形態の構成につい
て以下に説明する。この実施の形態において、主スイッ
チ制御回路12は、制御回路1と、遅延回路4、遅延回
路5、排他的論理和回路Ex-OR1からなる制御回路
3で構成されている。なお、第1、2の実施の形態と同
一の構成要件については、同一の符号を付している。
【0039】電圧源V1のマイナス端子はGNDに接続
され、プラス端子はコンデンサC5の一端に接続されて
いる。コンデンサC1の他端はGNDに接続されてい
る。電圧源V3のプラス端子とコンデンサC5の接続点
は、主トランスT3の1次巻線N1の正極に接続され
る。1次巻線N1の負極は、MOSFETQ5及びMO
SFETQ6のドレインに接続される。MOSFETQ
5及びMOSFETQ6のソースはGNDに接続され
る。なお、トランスT1の2次側以降の構成は、第1の
実施の形態と同一であり説明を省略する。
され、プラス端子はコンデンサC5の一端に接続されて
いる。コンデンサC1の他端はGNDに接続されてい
る。電圧源V3のプラス端子とコンデンサC5の接続点
は、主トランスT3の1次巻線N1の正極に接続され
る。1次巻線N1の負極は、MOSFETQ5及びMO
SFETQ6のドレインに接続される。MOSFETQ
5及びMOSFETQ6のソースはGNDに接続され
る。なお、トランスT1の2次側以降の構成は、第1の
実施の形態と同一であり説明を省略する。
【0040】次に主スイッチ制御回路12の構成につい
て説明する。制御回路1の出力端子は、排他的論理和回
路Ex-OR1の1つの入力端子と遅延回路4の入力端
子に接続される。遅延回路4の出力端子は、MOSFE
TQ5のゲート及び遅延回路5の入力端子に接続され
る。また遅延回路5の出力端子は、Ex-OR1の他方
の入力端子に接続される。更に、排他的論理和回路Ex
-OR1の出力端子はMOSFETQ6のゲートに接続
される。図8は、第3の実施の形態の動作波形を示して
いる。図8を用いて、第3の実施の形態の動作について
以下に説明する。
て説明する。制御回路1の出力端子は、排他的論理和回
路Ex-OR1の1つの入力端子と遅延回路4の入力端
子に接続される。遅延回路4の出力端子は、MOSFE
TQ5のゲート及び遅延回路5の入力端子に接続され
る。また遅延回路5の出力端子は、Ex-OR1の他方
の入力端子に接続される。更に、排他的論理和回路Ex
-OR1の出力端子はMOSFETQ6のゲートに接続
される。図8は、第3の実施の形態の動作波形を示して
いる。図8を用いて、第3の実施の形態の動作について
以下に説明する。
【0041】制御回路1により得られるパルス出力電圧
Aが高電位となるa3時点には、パルス出力電圧Aを遅
延回路4と遅延回路5で位相を遅らせたパルス出力電圧
Fと、パルス出力電圧Aとの排他的論理和回路Ex-O
R1のパルス出力電圧Gは高電位となる。この時、MO
SFETQ6はONして導通状態となり、MOSFET
Q6のドレイン・ソース間にドレイン電流I6が流れ
る。またこの時に、MOSFETQ5及びMOSFET
Q6のドレイン・ソース電圧Cが低電位となり、MOS
FETQ6のターンオン時にMOSFETQ6によるス
イッチング損失が発生する。
Aが高電位となるa3時点には、パルス出力電圧Aを遅
延回路4と遅延回路5で位相を遅らせたパルス出力電圧
Fと、パルス出力電圧Aとの排他的論理和回路Ex-O
R1のパルス出力電圧Gは高電位となる。この時、MO
SFETQ6はONして導通状態となり、MOSFET
Q6のドレイン・ソース間にドレイン電流I6が流れ
る。またこの時に、MOSFETQ5及びMOSFET
Q6のドレイン・ソース電圧Cが低電位となり、MOS
FETQ6のターンオン時にMOSFETQ6によるス
イッチング損失が発生する。
【0042】パルス出力電圧Aを遅延回路4で位相を遅
らせた、パルス出力電圧Bが高電位となるb3時点で
は、MOSFETQ5がONして導通状態となり、MO
SFETQ5のドレイン・ソース間にドレイン電流I5
が流れる。この時はすでにMOSFETQ5のドレイン
・ソース電圧は低電位となっているため、MOSFET
Q5のターンオン時のスイッチング損失は発生しない。
らせた、パルス出力電圧Bが高電位となるb3時点で
は、MOSFETQ5がONして導通状態となり、MO
SFETQ5のドレイン・ソース間にドレイン電流I5
が流れる。この時はすでにMOSFETQ5のドレイン
・ソース電圧は低電位となっているため、MOSFET
Q5のターンオン時のスイッチング損失は発生しない。
【0043】パルス出力電圧Gが低電位となるc3時点
では、MOSFETQ6はOFFして非導通状態とな
る。この時、MOSFETQ6のドレイン・ソース電圧
Cは低電位になったままなので、MOSFETQ6のタ
ーンオフ時のスイッチング損失は発生しない。
では、MOSFETQ6はOFFして非導通状態とな
る。この時、MOSFETQ6のドレイン・ソース電圧
Cは低電位になったままなので、MOSFETQ6のタ
ーンオフ時のスイッチング損失は発生しない。
【0044】MOSFETQ5が導通状態で、MOSF
ETQ6が非導通状態であるc3時点からd3時点の間
は、MOSFETQ5のみの導通損失となる。
ETQ6が非導通状態であるc3時点からd3時点の間
は、MOSFETQ5のみの導通損失となる。
【0045】パルス出力電圧Gが高電位となるd3時点
は、MOSFETQ6がONして導通状態となるが、こ
の時MOSFETQ6のドレイン・ソース電圧Cは低電
位のままであり、MOSFETQ6のターンオン時のス
イッチング損失は発生しない。パルス出力電圧Bが低電
位となるe3時点では、MOSFETQ5がOFFして
非導通状態となるが、この時MOSFETQ5のドレイ
ン・ソース電圧Cは低電位のままであり、MOSFET
Q5のターンオフ時のスイッチング損失は発生しない。
は、MOSFETQ6がONして導通状態となるが、こ
の時MOSFETQ6のドレイン・ソース電圧Cは低電
位のままであり、MOSFETQ6のターンオン時のス
イッチング損失は発生しない。パルス出力電圧Bが低電
位となるe3時点では、MOSFETQ5がOFFして
非導通状態となるが、この時MOSFETQ5のドレイ
ン・ソース電圧Cは低電位のままであり、MOSFET
Q5のターンオフ時のスイッチング損失は発生しない。
【0046】パルス出力電圧Gが低電位となるf3時点
では、MOSFETQ6はOFFして非導通状態とな
り、MOSFETQ5及びMOSFETQ6のドレイン
・ソース電圧Cは高電位となる。この時、MOSFET
Q6のターンオフ時にMOSFETQ6によるスイッチ
ング損失が発生する。
では、MOSFETQ6はOFFして非導通状態とな
り、MOSFETQ5及びMOSFETQ6のドレイン
・ソース電圧Cは高電位となる。この時、MOSFET
Q6のターンオフ時にMOSFETQ6によるスイッチ
ング損失が発生する。
【0047】この実施の形態の場合、主スイッチのMO
SFETQ5にスイッチングスピードは比較的遅いが、
ON抵抗の低いMOSFETを使用し、またMOSFE
TQ6にON抵抗は比較的高いが、スイッチングスピー
ドの速いMOSFETを使用する。
SFETQ5にスイッチングスピードは比較的遅いが、
ON抵抗の低いMOSFETを使用し、またMOSFE
TQ6にON抵抗は比較的高いが、スイッチングスピー
ドの速いMOSFETを使用する。
【0048】このことによって、ターンオン時はa3時
点、ターンオフ時はf3時点のスイッチング損失は、ス
イッチングスピードの速いMOSFETQ6による損失
のみであり、低く抑えられる。また、主スイッチのMO
SFETQ5がONしているc3時点からd3時点の導
通損失は、ON抵抗の高いMOSFETQ6はOFFし
ていて、ON抵抗の低いMOSFETQ5のみの損失で
あるため、低く抑えられる。よって、主スイッチのMO
SFETでの損失を低く抑えることができ、電源装置の
効率が向上される。この実施の形態の場合、導通損失は
第1、2の実施の形態の場合に比べて更に低く抑えるこ
とが期待できるが、主スイッチ制御回路12のタイミン
グのとり方はより複雑となる。
点、ターンオフ時はf3時点のスイッチング損失は、ス
イッチングスピードの速いMOSFETQ6による損失
のみであり、低く抑えられる。また、主スイッチのMO
SFETQ5がONしているc3時点からd3時点の導
通損失は、ON抵抗の高いMOSFETQ6はOFFし
ていて、ON抵抗の低いMOSFETQ5のみの損失で
あるため、低く抑えられる。よって、主スイッチのMO
SFETでの損失を低く抑えることができ、電源装置の
効率が向上される。この実施の形態の場合、導通損失は
第1、2の実施の形態の場合に比べて更に低く抑えるこ
とが期待できるが、主スイッチ制御回路12のタイミン
グのとり方はより複雑となる。
【0049】第1、2、3の実施の形態では、1石フォ
ワード型の電源装置に適用したが、この発明はこれに限
るものでなく、ハーフブリッジ型やフルブリッジ型の電
源装置にも適用できる。また、電圧降圧型に限るもので
はなく、昇圧型や昇降圧型にも適用できる。また、絶縁
や非絶縁に限定されるものではない。更には、これらの
実施の形態では、電源装置の主スイッチ制御回路に適用
しているが、これに限らず保護回路や他の制御回路にも
適用することができる。
ワード型の電源装置に適用したが、この発明はこれに限
るものでなく、ハーフブリッジ型やフルブリッジ型の電
源装置にも適用できる。また、電圧降圧型に限るもので
はなく、昇圧型や昇降圧型にも適用できる。また、絶縁
や非絶縁に限定されるものではない。更には、これらの
実施の形態では、電源装置の主スイッチ制御回路に適用
しているが、これに限らず保護回路や他の制御回路にも
適用することができる。
【0050】なお、遅延回路は論理和回路を用いて構成
しているが、他の論理ゲート回路やコンパレータ等で構
成することも可能である。
しているが、他の論理ゲート回路やコンパレータ等で構
成することも可能である。
【0051】
【発明の効果】この発明によれば、主スイッチのMOS
FETとして、スイッチングスピードは速いがON抵抗
は比較的高いものと、ON抵抗は低いがスイッチングス
ピードは比較的遅いものとを、複数個を並列に組み合わ
せて接続して、それらのON-OFF制御のタイミング
をずらすことにより、主スイッチのスイッチング損失を
低く抑え、かつ導通損失も低く抑えることが可能とな
る。このことにより、電源装置の効率が向上する。
FETとして、スイッチングスピードは速いがON抵抗
は比較的高いものと、ON抵抗は低いがスイッチングス
ピードは比較的遅いものとを、複数個を並列に組み合わ
せて接続して、それらのON-OFF制御のタイミング
をずらすことにより、主スイッチのスイッチング損失を
低く抑え、かつ導通損失も低く抑えることが可能とな
る。このことにより、電源装置の効率が向上する。
【図1】第1の実施の形態の回路構成を示す図
【図2】第1の実施の形態の主スイッチ制御回路の動作
波形を示す図
波形を示す図
【図3】遅延回路を示す図
【図4】遅延回路の動作波形を示す図
【図5】第2の実施の形態の回路構成を示す図
【図6】第2の実施の形態の主スイッチ制御回路の動作
波形を示す図
波形を示す図
【図7】第3の実施の形態の回路構成を示す図
【図8】第3の実施の形態の主スイッチ制御回路の動作
波形を示す図
波形を示す図
【図9】従来の主スイッチ制御回路構成を示す図
【図10】従来の主スイッチ制御回路の動作波形を示す
図
図
【図11】主スイッチから発生するスイッチング損失と
導通損失を示す図
導通損失を示す図
1…制御回路 2、3…遅延制御回路 4、5…遅延回路 6…負荷回路 10、11、12…主スイッチ制御回路
Claims (6)
- 【請求項1】 主スイッチのMOSFETを制御する電
源装置の主スイッチ制御回路において、 主トランスの1次巻線に、主スイッチの第1のMOSF
ETと第2のMOSFETが並列に接続し、 制御回路の出力端子は、遅延回路の入力端子と前記第1
のMOSFETのゲートに接続し、前記遅延回路の出力
端子は、前記第2のMOSFETのゲートに接続し、 ON、OFF制御のタイミングをずらせて、前記主スイ
ッチの第1のMOSFETと第2のMOSFETを制御
することを特徴とする、電源装置の主スイッチ制御回
路。 - 【請求項2】 請求項1記載の電源装置の主スイッチ制
御回路において、第1及び第2のMOSFETには、O
N抵抗は比較的高いがスイッチングスピードは速いMO
SFETを使用することを特徴とする。 - 【請求項3】 主スイッチのMOSFETを制御する電
源装置の主スイッチ制御回路において、 主トランスの1次巻線に、主スイッチの第1のMOSF
ETと第2のMOSFETが並列に接続し、 制御回路の出力端子は、論理積回路の1つの入力端子、
論理和回路の1つの入力端子及び遅延回路の入力端子に
接続し、 前記遅延回路の出力端子は、前記論理積回路の他方の入
力端子と前記論理和回路の他方の入力端子に接続し、前
記論理積回路の出力端子は、前記第1のMOSFETの
ゲートに接続し、前記論理和回路の出力端子は、前記第
2のMOSFETのゲートに接続し、 ON、OFF制御のタイミングをずらせて、前記主スイ
ッチの第1のMOSFETと第2のMOSFETを制御
することを特徴とする、電源装置の主スイッチ制御回
路。 - 【請求項4】 請求項3記載の電源装置の主スイッチ制
御回路において、第1のMOSFETには、スイッチン
グスピードは比較的遅いがON抵抗の低いMOSFET
を使用し、第2のMOSFETにはON抵抗は比較的高
いがスイッチングスピードは速いMOSFETを使用す
ることを特徴とする。 - 【請求項5】 主スイッチのMOSFETを制御する電
源装置の主スイッチ制御回路において、 主トランスの1次巻線に、主スイッチの第1のMOSF
ETと第2のMOSFETが並列に接続し、 制御回路の出力端子は、排他的論理和回路の1つの入力
端子と第1の遅延回路の入力端子に接続し、 前記第1の遅延回路の出力端子は、前記第1のMOSF
ETのゲートと第2の遅延回路の入力端子に接続し、 前記第2の遅延回路の出力端子は、前記排他的論理和回
路の他方の入力端子に接続し、 前記排他的論理和回路の出力端子は、前記第2のMOS
FETのゲートに接続し、 ON、OFF制御のタイミングをずらせて、前記主スイ
ッチの第1のMOSFETと第2のMOSFETを制御
することを特徴とする、電源装置の主スイッチ制御回
路。 - 【請求項6】 請求項5記載の電源装置の主スイッチ制
御回路において、第1のMOSFETにはスイッチング
スピードは比較的遅いがON抵抗は低いMOSFETを
使用し、第2のMOSFETにはON抵抗は比較的高い
がスイッチングスピードは速いMOSFETを使用する
ことを特徴とする。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8097844A JPH09285120A (ja) | 1996-04-19 | 1996-04-19 | 電源装置の主スイッチ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8097844A JPH09285120A (ja) | 1996-04-19 | 1996-04-19 | 電源装置の主スイッチ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09285120A true JPH09285120A (ja) | 1997-10-31 |
Family
ID=14203040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8097844A Withdrawn JPH09285120A (ja) | 1996-04-19 | 1996-04-19 | 電源装置の主スイッチ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09285120A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1028528A1 (en) * | 1998-08-28 | 2000-08-16 | Matsushita Electric Industrial Co., Ltd. | Switching regulator and lsi system |
JP2000232783A (ja) * | 1999-02-10 | 2000-08-22 | Tokin Corp | スイッチング電源及びその主スイッチング素子の駆動制御回路 |
EP1172923A1 (en) * | 2000-07-10 | 2002-01-16 | STMicroelectronics S.r.l. | Switching voltage regulator, having a driver circuit of a power MOS switch |
JP2002044946A (ja) * | 2000-07-25 | 2002-02-08 | Tdk Corp | スイッチング電源装置 |
EP1050951A3 (de) * | 1999-04-14 | 2002-05-08 | Infineon Technologies AG | Schaltungsanordnung für eine getaktete Stromversorgung |
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US7821239B2 (en) | 2004-02-03 | 2010-10-26 | Murata Manufacturing Co., Ltd. | Switching power supply |
WO2011096232A1 (ja) * | 2010-02-05 | 2011-08-11 | パナソニック株式会社 | 電力変換装置 |
US9595948B2 (en) | 2015-07-20 | 2017-03-14 | Denso Corporation | Semiconductor device having a double-gate switching element |
JP2018046700A (ja) * | 2016-09-16 | 2018-03-22 | ローム株式会社 | 絶縁型スイッチング電源装置、および電源制御装置 |
-
1996
- 1996-04-19 JP JP8097844A patent/JPH09285120A/ja not_active Withdrawn
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6429633B1 (en) | 1998-08-28 | 2002-08-06 | Matsushita Electric Industrial Co., Ltd. | Switching regulator and LSI system |
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JP2018046700A (ja) * | 2016-09-16 | 2018-03-22 | ローム株式会社 | 絶縁型スイッチング電源装置、および電源制御装置 |
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