CN114879809A - 一种低压差线性稳压电路 - Google Patents

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Abstract

本发明提供一种低压差线性稳压电路，涉及低压差线性稳压技术领域，包括：第一基准电流源，其输入端连接电源，输出端通过一第开关管连接基准电路，以提供基准电压；第二开关管，其漏极连接电源，栅极连接第一开关管的栅极，源极连接稳压输出端口；当外部向稳压输出端口施加向外流出的干扰电流时，通过控制第一开关管和第二开关管的方式，控制稳压输出端口的输出电压相对基准电压保持稳定；反馈电路，反馈电路分别连接基准电路、稳压输出端口和地；当外部向稳压输出端口施加向内流入的干扰电流时，反馈电路用于控制稳压输出端口的输出电压相对基准电压保持稳定。有益效果是实现输出双向强抗干扰性；电路面积小；电路的响应速度快。

Description

一种低压差线性稳压电路
技术领域
本发明涉及低压差线性稳压技术领域，尤其涉及一种低压差线性稳压电路。
背景技术
LDO(low dropout regulator)是指低压差线性稳压器，是一种集成电路稳压器，相对于传统的线性稳压器来说的，它通常具有极低的自有噪声和较高的电源抑制比PSRR(Power Supply Rejection Ratio)。LDO是一个自耗很低的微型片上***，因其诸多优点得到广泛应用。
但现有的LDO电路只能实现单方向的抗干扰能力，即当负载存在输入大电流的干扰时，其电路不能使得输出电压稳定，即LDO失效，且抗干扰的响应速度很慢。
发明内容
针对现有技术中存在的问题，本发明提供一种低压差线性稳压电路，包括：
第一基准电流源，所述第一基准电流源的输入端连接一电源，所述第一基准电流源的输出端通过一第一开关管连接一基准电路，以提供一基准电压；
所述第一开关管的漏极分别连接所述第一基准电流源的输出端和所述第一开关管的栅极，所述第一开关管的源极连接所述基准电路；
第二开关管，所述第二开关管的漏极连接所述电源，所述第二开关管的栅极连接所述第一开关管的栅极，所述第二开关管的源极连接一稳压输出端口；
当外部向所述稳压输出端口施加向外流出的干扰电流时，通过控制所述第一开关管和所述第二开关管的方式，控制所述稳压输出端口的输出电压相对所述基准电压保持稳定；
反馈电路，所述反馈电路分别连接所述基准电路、所述稳压输出端口和地；
当外部向所述稳压输出端口施加向内流入的干扰电流时，所述反馈电路用于控制所述稳压输出端口的输出电压相对所述基准电压保持稳定。
优选的，所述反馈电路包括：
第三开关管，所述第三开关管的源极连接所述稳压输出端口，所述第三开关管的栅极连接所述基准电路；
第四开关管，所述第四开关管的栅极连接所述第三开关管的漏极，所述第四开关管的漏极分别连接所述第三开关管的源极和所述稳压输出端口，所述第四开关管的源极接地；
第一电阻，所述第一电阻的一端分别连接所述第三开关管的漏极和所述第四开关管的栅极，所述第一电阻的另一端接地。
优选的，所述基准电路包括：
第五开关管，所述第五开关管的栅极分别连接所述第三开关管的栅极和所述第五开关管的漏极；
第二基准电流源，所述第二基准电流源的一端分别连接所述第三开关管的栅极和所述第五开关管的漏极，所述第二基准电流源的另一端接地；
第二电阻，所述第二电阻的一端分别连接所述第一开关管的源极和所述第五开关管的源极，所述第二电阻的另一端接地。
优选的，所述第三开关管和所述第五开关管为镜像设置的PMOS管，所述第三开关管和所述第五开关管的栅极导通电压相同。
优选的，所述第四开关管为NMOS管。
优选的，还包括一第一电容，所述第一电容的一端分别连接所述第三开关管的栅极、所述第五开关管的栅极、所述第五开关管的漏极和所述第二基准电流源的一端，所述第一电容的另一端接地。
优选的，所述基准电压的计算公式如下：
Vref＝(Iref1-Iref2)*R2
其中，Vref用于表示所述基准电压，Iref1用于表示所述第一基准电流源提供的一第一基准电流值，Iref2用于表示所述第二基准电流源提供的一第二基准电流值，R2用于表示所述第二电阻的电阻值。
优选的，还包括一第二电容，所述第二电容的一端分别连接所述第一开关管的栅极、所述第二开关管的栅极和所述第一基准电流源的输出端，所述第二电容的另一端接地。
优选的，所述第一开关管和所述第二开关管为镜像设置的NMOS管，所述第一开关管和所述第二开关管的栅极导通电压相同。
优选的，还包括一负载电流源，所述负载电流源的一端连接所述稳压输出端口，所述负载电流源的另一端接地。
上述技术方案具有如下优点或有益效果：可以实现输出双向强抗干扰性；电路面积小；针对输出变化，反馈电压能够按照开关管的过驱动电压的平方率变化，大大加快了电路的响应速度。
附图说明
图1为本发明的较佳的实施例中，一种低压差线性稳压电路的示意图；
图2为本发明的较佳的实施例中，当电路发生干扰时，电路关键点的电压波形示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。
本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种低压差线性稳压电路，如图1所示，包括：
第一基准电流源Iref1，第一基准电流源Iref1的输入端连接一电源VDD，第一基准电流源Iref1的输出端通过一第一开关管M1连接一基准电路1，以提供一基准电压Vref；
第一开关管M1的漏极分别连接第一基准电流源Iref1的输出端和第一开关管M1的栅极，第一开关管M1的源极连接基准电路1；
第二开关管M2，第二开关管M2的漏极连接电源VDD，第二开关管M2的栅极连接第一开关管M1的栅极，第二开关管M2的源极连接一稳压输出端口2；
当外部向稳压输出端口2施加向外流出的干扰电流时，通过控制第一开关管M1和第二开关管M2的方式，控制稳压输出端口2的输出电压相对基准电压保持稳定；
反馈电路3，反馈电路3分别连接基准电路1、稳压输出端口2和地，反馈电路3用于在外部向稳压输出端口2施加向内流入的干扰电流时，控制稳压输出端口2的输出电压相对基准电压保持稳定。
具体地，本实施例中，采用本技术方案的低压差线性稳压电路，使得该电路工作在静态，即正常工作，不存在外部干扰时，保持稳压输出端口2的输出电压Vout与基准电压Vref相等，实现稳压。进一步当稳压输出端口2受到外部强烈干扰时，例如存在很强的CMTI电流时，该CMTI电流的电流值可达10mA，持续20ns，电流的方向随机，该低压差线性稳压电路仍然保持较稳的输出电压Vout。换言之，无论外部干扰电流的方向如何，本技术方案的低压差线性稳压电路均能够有效控制稳压输出端口2的输出电压Vout相对基准电压Vref保持稳定，实现输出双向强抗干扰性。
本发明的较佳的实施例中，反馈电路3包括：
第三开关管M3，第三开关管M3的源极连接稳压输出端口2，第三开关管M3的栅极连接基准电路1；
第四开关管M4，第四开关管M4的栅极连接第三开关管M3的漏极，第四开关管M4的漏极分别连接第三开关管M3的源极和稳压输出端口2，第四开关管的M4源极接地；
第一电阻R1，第一电阻R1的一端分别连接第三开关管M3的漏极和第四开关管M4的栅极，第一电阻R1的另一端接地。
本发明的较佳的实施例中，基准电路1包括：
第五开关管M5，第五开关管M5的栅极分别连接第三开关管M3的栅极和第五开关管M5的漏极；
第二基准电流源Iref2，第二基准电流源Iref2的一端分别连接第三开关管M3的栅极和第五开关管M5的漏极，第二基准电流源Iref2的另一端接地；
第二电阻R2，第二电阻R2的一端分别连接第一开关管M1的源极和第五开关管M5的源极，第二电阻R2的另一端接地。
本发明的较佳的实施例中，第三开关管M3和第五开关管M5为镜像设置的PMOS管，第三开关管M3和第五开关管M5的栅极导通电压相同。
本发明的较佳的实施例中，第四开关管M4为NMOS管。
本发明的较佳的实施例中，还包括一第一电容C1，第一电容C1的一端分别连接第三开关管M3的栅极、第五开关管M5的栅极、第五开关管M5的漏极和第二基准电流源Iref2的一端，第一电容C1的另一端接地。
本发明的较佳的实施例中，基准电压的计算公式如下：
Vref＝(Iref1-Iref2)*R2
其中，Vref用于表示基准电压，Iref1用于表示第一基准电流源Iref1提供的一第一基准电流值，Iref2用于表示第二基准电流源Iref2提供的一第二基准电流值，R2用于表示第二电阻R2的电阻值。
本发明的较佳的实施例中，还包括一第二电容C2，第二电容C2的一端分别连接第一开关管M1的栅极、第二开关管M2的栅极和第一基准电流源Iref1的输出端，第二电容C2的另一端接地。
本发明的较佳的实施例中，第一开关管M1和第二开关管M2为镜像设置的NMOS管，第一开关管M1和第二开关管M2的栅极导通电压相同。
本发明的较佳的实施例中，还包括一负载电流源Iload，负载电流源Iload的一端连接稳压输出端口2，负载电流源Iload的另一端接地。
具体地，本技术方案的低压差线性稳压电路工作在静态，即正常工作，不存在外部干扰时，控制第一开关管M1和第五开关管M5导通，且第一开关管M1和第五开关管M5均采用栅极和漏极短接的二极管接法，相当于二极管且具有较小的电压降，基于此，第一基准电流源Iref1和第二基准电流源Iref2通过第二电阻R2产生基准电压Vref，其计算公式如下：
Vref＝(Iref1-Iref2)*R2
其中，Vref用于表示基准电压，Iref1用于表示第一基准电流源Iref1提供的一第一基准电流值，Iref2用于表示第二基准电流源Iref2提供的一第二基准电流值，R2用于表示第二电阻R2的电阻值。
由于第二开关管M2和第一开关管M1为镜像设置的相同的两个NMOS管，则第二开关管M2的栅源电压和第一开关管M1的栅源电压相同。同理，由于第三开关管M3和第五开关管M5为镜像设置的相同的两个PMOS管，则第三开关管M3的栅源电压和第五开关管M5的栅源电压相同，因此，在本技术方案的低压差线性稳压电路工作在静态时，稳压输出端口2的输出电压Vout与基准电压Vref相等。
当稳压输出端口2受到外部强烈干扰时，例如在数字隔离器的应用中，存在很强的CMTI电流，其电流可达10mA，持续20ns，电流向外流出，控制第二开关管M2和第一开关管M1导通，第三开关管M3和第四开关管M4截止，由于电容C2的存在保持着节点电压Vnb1不动，根据如下所示的NMOS管的饱和区电流公式：
Figure BDA0003599038680000081
其中，ids表示NMOS管的源漏电流，β表示NMOS管的跨导系数，Vgs表示NMOS管的栅源电压，Vth表示NMOS管的阈值电压，Vov表示NMOS管的过驱动电压。
可以得到如下所示的稳压输出端口的输出电压Vout的改变量的计算公式：
Figure BDA0003599038680000082
其中，ΔVout表示输出电压Vout的改变量，ids2表示外部施加向外流出的电流干扰时NMOS管的源漏电流，ids表示静态时，NMOS管的源漏电流，k表示外部加干扰时，NMOS管的源漏电流的改变量，例如，设计NMOS管的过驱动电压Vov为50mV，静态工作时NMOS管的源漏电流为200uA，CMTI干扰的干扰电流为10.2mA时，NMOS管的源漏电流的改变量k＝(10.2-0.2)/0.2＝50；则ΔVout＝0.35V。
可以看出，采用本技术方案的低压差线性稳压电路，能够实现即使输出电流变化50倍，其Vout的输出电压变化很小。
当稳压输出端口2受到外部强烈干扰时，例如存在很强的反向CMTI电流(第二干扰电流)，其电流可达10mA，持续20ns，电流向内流入，由于电容C1的存在保持着节点电压Vpb1不动，这时Vout快速产生一个向上的电压，根据如下所示的节点电压Vfb(反馈电压)的计算公式：
Vfb＝idsp·R1＝0.5·R1·βp·(Vgsp-Vthp)2
其中，idsp表示流过第三开关管M3的源漏电流，βp表示第三开关管M3的跨导系数，Vgsp表示第三开关管M3的源栅电压，Vthp表示第三开关管M3的阈值电压。
在静态时，优选将Vfb设置成0.7Vth，其中，Vth为第四开关管M4的阈值电压，此时，第四开关管M4处于关闭状态，只要输出电压Vout变化超过4个Vovp(第三开关管M3的过驱动电压Vovp，Vovp＝Vgsp-Vthp)，则idsp的电流变化为16倍，则导致Vfb的电压变成11.2Vth；此时，第四开关管M4开启，迅速把干扰的CMTI电流通过第四开关管M4流走，从而保持输出电压Vout的变化很小。可以理解的是，上述Vfb的值并不限定为0.7Vth，可以根据需求进行配置。可以看出，针对输出变化，反馈电压Vfb能够按照过驱动电压Vovp(Vovp＝Vgsp-Vthp)的平方率变化，大大加快了电路的响应速度。
进一步具体地，考虑到反馈电路采用PMOS管时，其若采用与第一开关管M1和第二开关管M2的两个NMOS管相同的结构，由于PMOS管需要更大的面积，且PMOS管的漏源电流ids很小，会导致输出电压变化更大，再者，若采用很大的PMOS管，为了保持节点电压Vpb1的电压不动，需要配置很大的电容C1，其也需要很大面积；基于PMOS管存在上述问题，本发明电路采用第三开关管M3、第一电阻R1和第四开关管M4组成反馈电路，这时PMOS管可以采用很小的面积，进而实现本技术方案的低压差线性稳压电路相对现有的低压差线性稳压电路具有更小的电路面积。
如图2所示，本发明电路在t0～t1的时间内，其工作在静态的情况下，即负载电流Iload为I0(其值可以较小，例如200uA)，当时间到达t1时刻，负载电流Iload由于外部干扰突然变化到Imax(其值可以很大，例如10mA)，如NMOS管的过驱动电压Vov为50mV，静态工作时NMOS管的源漏电流为200uA，CMTI干扰的第一干扰电流为10.2mA，经上述分析可知，此时，Vout向下变化0.35V，第三开关管M3关闭，反馈电压Vfb迅速变成0V，当时间到达t2时刻时，电流恢复到正常情况；当时间达到t3时刻，负载电流Iload由于外部干扰使得稳压输出端口灌入大电流而突然变化到Imin，如第三开关管M3的过驱动电压Vovp为50mV，若输出电压Vout增加0.2V，则反馈电压Vfb迅速增加至3V，同时快速开启第四开关管M4；当时间达到t4时刻，则电路恢复到静态，即反馈电压Vfb＝0.7Vth，输出电压Vout恢复到正常值。
可以看出，无论外部干扰电流的方向如何，本技术方案的低压差线性稳压电路均能够有效控制稳压输出端口2的输出电压Vout相对基准电压Vref保持稳定，实现输出双向强抗干扰性。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种低压差线性稳压电路，其特征在于，包括：
第一基准电流源，所述第一基准电流源的输入端连接一电源，所述第一基准电流源的输出端通过一第一开关管连接一基准电路，以提供一基准电压；
所述第一开关管的漏极分别连接所述第一基准电流源的输出端和所述第一开关管的栅极，所述第一开关管的源极连接所述基准电路；
第二开关管，所述第二开关管的漏极连接所述电源，所述第二开关管的栅极连接所述第一开关管的栅极，所述第二开关管的源极连接一稳压输出端口；
当外部向所述稳压输出端口施加向外流出的干扰电流时，通过控制所述第一开关管和所述第二开关管的方式，控制所述稳压输出端口的输出电压相对所述基准电压保持稳定；
反馈电路，所述反馈电路分别连接所述基准电路、所述稳压输出端口和地；
当外部向所述稳压输出端口施加向内流入的干扰电流时，所述反馈电路用于控制所述稳压输出端口的输出电压相对所述基准电压保持稳定。
2.根据权利要求1所述的低压差线性稳压电路，其特征在于，所述反馈电路包括：
第三开关管，所述第三开关管的源极连接所述稳压输出端口，所述第三开关管的栅极连接所述基准电路；
第四开关管，所述第四开关管的栅极连接所述第三开关管的漏极，所述第四开关管的漏极分别连接所述第三开关管的源极和所述稳压输出端口，所述第四开关管的源极接地；
第一电阻，所述第一电阻的一端分别连接所述第三开关管的漏极和所述第四开关管的栅极，所述第一电阻的另一端接地。
3.根据权利要求2所述的低压差线性稳压电路，其特征在于，所述基准电路包括：
第五开关管，所述第五开关管的栅极分别连接所述第三开关管的栅极和所述第五开关管的漏极；
第二基准电流源，所述第二基准电流源的一端分别连接所述第三开关管的栅极和所述第五开关管的漏极，所述第二基准电流源的另一端接地；
第二电阻，所述第二电阻的一端分别连接所述第一开关管的源极和所述第五开关管的源极，所述第二电阻的另一端接地。
4.根据权利要求3所述的低压差线性稳压电路，其特征在于，所述第三开关管和所述第五开关管为镜像设置的PMOS管，所述第三开关管和所述第五开关管的栅极导通电压相同。
5.根据权利要求4所述的低压差线性稳压电路，其特征在于，所述第四开关管为NMOS管。
6.根据权利要求3所述的低压差线性稳压电路，其特征在于，还包括一第一电容，所述第一电容的一端分别连接所述第三开关管的栅极、所述第五开关管的栅极、所述第五开关管的漏极和所述第二基准电流源的一端，所述第一电容的另一端接地。
7.根据权利要求3所述的低压差线性稳压电路，其特征在于，所述基准电压的计算公式如下：
Vref＝(Iref1-Iref2)*R2
其中，Vref用于表示所述基准电压，Iref1用于表示所述第一基准电流源提供的一第一基准电流值，Iref2用于表示所述第二基准电流源提供的一第二基准电流值，R2用于表示所述第二电阻的电阻值。
8.根据权利要求1所述的低压差线性稳压电路，其特征在于，还包括一第二电容，所述第二电容的一端分别连接所述第一开关管的栅极、所述第二开关管的栅极和所述第一基准电流源的输出端，所述第二电容的另一端接地。
9.根据权利要求1所述的低压差线性稳压电路，其特征在于，所述第一开关管和所述第二开关管为镜像设置的NMOS管，所述第一开关管和所述第二开关管的栅极导通电压相同。
10.根据权利要求1所述的低压差线性稳压电路，其特征在于，还包括一负载电流源，所述负载电流源的一端连接所述稳压输出端口，所述负载电流源的另一端接地。
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