CN114843189A - 半导体器件及其制作方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制作方法，该方法包括：提供一衬底，该衬底上形成第一氧化层，该衬底中形成有第一STI结构、第二STI结构和第三STI结构；在有源区中形成第一掺杂区；在第二STI结构和第三STI结构所环绕的衬底中形成第二掺杂区和第三掺杂区；加厚第二掺杂区和第三掺杂区上方的第一氧化层；去除第一目标区域的第一氧化层，剩余的第一氧化层形成器件的栅介质层；在栅介质层上形成栅极和侧墙；在第二掺杂区和第三掺杂区中形成第一重掺杂区；在第一STI结构和第二STI结构之间的衬底中形成第二重掺杂区。本申请通过在包含有侧墙的半导体器件的制作过程中，通过加厚侧墙下方的氧化层的厚度，降低了器件的漏电流，提高了器件的可靠性。

Description

半导体器件及其制作方法
技术领域
本申请涉及半导体制造技术领域，具体涉及一种半导体器件及其制作方法。
背景技术
随着半导体制造工艺的不断发展，半导体器件的尺寸也不断地减小，相对应的，器件的侧墙(spacer)的尺寸也越来越小，无法满足中压器件(工作电压通常为5伏特(V)至10伏特(其工作电压也可以是1伏特至30伏特，根据实际工作情况而定)的器件)对侧墙尺寸的要求。
鉴于此，相关技术中，可通过设置增加额外的工艺为中压器件制作较大尺寸的侧墙以满足中压器件对击穿电压、漏电流以及可靠性的要求。然而，额外的工艺会导致制造成本的上升。
发明内容
本申请提供了一种半导体器件及其制作方法，可以解决相关技术中通过额外的工艺制作较大尺寸的侧墙以提高器件的可靠性所带来制造成本较高的问题。
一方面，本申请实施例提供了一种半导体器件的制作方法，包括：
提供一衬底，所述衬底上形成第一氧化层，所述衬底中形成有第一STI结构、第二STI结构和第三STI结构，所述第一STI结构、所述第二STI结构和所述第三STI结构所环绕的区域为所述半导体器件的有源区；
在所述有源区中形成第一掺杂区；
在所述第二STI结构和所述第三STI结构所环绕的衬底中形成第二掺杂区和第三掺杂区；
加厚所述第二掺杂区和所述第三掺杂区上方的第一氧化层；
去除第一目标区域的第一氧化层，剩余的第一氧化层形成所述器件的栅介质层，所述第一目标区域是除所述半导体器件的栅极和所述栅极两侧的侧墙的下方所在的区域外的其它区域；
在所述栅介质层上形成所述栅极和所述侧墙；
在所述第二掺杂区和所述第三掺杂区中形成第一重掺杂区；
在所述第一STI结构和所述第二STI结构之间的衬底中形成第二重掺杂区。
在一些实施例中，所述方法，还包括：
在所述栅极、所述第一重掺杂区和所述第二重掺杂的顶部区域形成金属硅化物层。
在一些实施例中，所述在所述第二STI结构和所述第三STI结构所环绕的衬底中形成第二掺杂区和第三掺杂区，包括：
在所述衬底上形成硬掩模层；通过光刻工艺在所述硬掩模层上覆盖光阻，暴露出第二目标区域，所述第二目标区域为第二掺杂区和第三掺杂区上方所对应的区域；进行离子注入，在所述第二目标区域形成所述第二掺杂区和所述第三掺杂区；去除所述第二目标区域的硬掩模层；去除光阻；
所述加厚所述第二掺杂区和所述第三掺杂区上方的第一氧化层，包括：
通过热氧化工艺形成氧化层加厚所述第二掺杂区和所述第三掺杂区上方的第一氧化层；去除剩余的硬掩模层。
在一些实施例中，所述硬掩模层为氮化层。
在一些实施例中，所述衬底中包含的杂质为第一类型的杂质，所述第一掺杂区中包含的杂质为所述第一类型的杂质，所述第二掺杂区和所述第三掺杂区中包含的杂质为第二类型的杂质，所述第一重掺杂区中包含的杂质为所述第二类型的杂质，所述第二重掺杂区中包含的杂质为所述第一类型的杂质。
另一方面，本申请实施例提供了一种半导体器件，包括：
栅极，所述栅极形成于栅介质层上，所述栅极两侧形成有侧墙，所述栅介质层形成于衬底上，所述栅介质层两端区域的厚度大于其中间区域的厚度；
所述衬底中形成有第一STI结构、第二STI结构和第三STI结构，所述第一STI结构、所述第二STI结构和所述第三STI结构所环绕的区域为所述半导体器件的有源区；
所述第二STI结构和所述第三STI结构所环绕的衬底中形成有第二掺杂区和第三掺杂区，所述栅介质层两端区域分别位于所述第二掺杂区和所述第三掺杂区上方，所述第二掺杂区和所述第三掺杂区中形成第一重掺杂区，所述第一STI结构和所述第二STI结构之间的衬底中形成有第二重掺杂区。
在一些实施例中，所述栅极、所述第一重掺杂区和所述第二重掺杂的顶部区域中形成有金属硅化物层。
在一些实施例中，所述衬底中包含的杂质为第一类型的杂质，所述第一掺杂区中包含的杂质为所述第一类型的杂质，所述第二掺杂区和所述第三掺杂区中包含的杂质为第二类型的杂质，所述第一重掺杂区中包含的杂质为所述第二类型的杂质，所述第二重掺杂区中包含的杂质为所述第一类型的杂质。
本申请技术方案，至少包括如下优点：
通过在包含有侧墙的半导体器件的制作过程中，通过加厚侧墙下方的氧化层的厚度，在不通过额外的工艺增加侧墙的尺寸的基础上降低了器件的漏电流，提高了器件的击穿电压，从而提高了器件的可靠性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的半导体器件的制作方法；
图2至图9是本申请一个示例性实施例提供的半导体器件的制作示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的半导体器件的制作方法的流程图，该半导体器件可以是互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)器件(例如，其可以是中压CMOS器件)，如图1所示，该方法包括：
步骤S1，提供一衬底，该衬底上形成第一氧化层，该衬底中形成有第一浅槽隔离(shallow trench isolation，STI)结构、第二STI结构和第三STI结构，第一STI结构、第二STI结构和第三STI结构所环绕的区域为半导体器件的有源区(active area，AA)。
参考图2，其示出了本申请一个示例性实施例提供的形成有STI结构的衬底的剖面示意图。示例性的，如图2所示，衬底210中形成有第一STI结构2111、第二STI结构2112和第三STI结构2113，衬底210上形成有第一氧化层220，第一氧化层220覆盖衬底210的上表面和第一STI结构2111、第二STI结构2112、第三STI结构2113。
其中，从俯视角度观察，第一STI结构2111和第三STI结构2113呈环绕的形状，其环绕区域为CMOS器件的有源区，同时，第二STI结构2112和第三STI结构2113呈环绕的形状。上述环绕的形状可以是圆形、矩形、椭圆形或子弹形。
步骤S2，在有源区中形成第一掺杂区。
参考图3，其示出了在有源区中形成第一掺杂区的剖面示意图。示例性的，如图3所示，可通过光刻工艺覆盖光阻(图3中未示出)，暴露出有源区，进行离子注入，在衬底210中形成第一掺杂区2101，去除光阻。其中，第一掺杂区2101又可称为阱(well)区。
步骤S3，在第二STI结构和第三STI结构所环绕的衬底中形成第二掺杂区和第三掺杂区，第二掺杂区和第三掺杂区不接触。
步骤S4，加厚第二掺杂区和第三掺杂区上方的第一氧化层。
在一些实施例中，步骤S3包括但不限于：在衬底上形成硬掩模层；通过光刻工艺在硬掩模层上覆盖光阻，暴露出第二目标区域，第二目标区域为第二掺杂区和第三掺杂区上方所对应的区域；进行离子注入，在第二目标区域形成第二掺杂区和第三掺杂区；去除第二目标区域的硬掩模层；去除光阻。
在一些实施例中，步骤S4包括但不限于：通过热氧化工艺形成氧化层加厚第二掺杂区和第三掺杂区上方的第一氧化层；去除剩余的硬掩模层。
参考图4，其示出了在衬底上形成硬掩模层的剖面示意图。示例性的，如图4所示，可通过化学气相沉积(chemical vapor deposition，CVD)工艺(例如，等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PE CVD)工艺)在衬底210上沉积氮化硅(SiN)形成硬掩模层230。
参考图5，其示出了在衬底中形成第二掺杂区和第三掺杂区的剖面示意图。示例性的，如图5所示，可通过光刻工艺在硬掩模层230上覆盖光阻300，暴露出第二目标区域，进行离子注入，形成第二掺杂区2102和第三掺杂区2103，第二掺杂区2102和第三掺杂区2103又被称为轻掺杂漏(lightly doped drain，LDD)区，其通常位于器件的栅极的侧墙的下方。
参考图6，其示出了去除第二目标区域的硬掩模层以及去除光阻后的剖面示意图。示例性的，如图6所示，可通过刻蚀去除第二目标区域的硬掩模层230，通过灰化(ashing)工艺去除光阻300。
参考图7，其示出了通过热氧化工艺加厚第二掺杂区和第三掺杂区上方的第一氧化层的剖面示意图；参考图8，其示出了去除剩余的硬掩模层的剖面示意图。示例性的，如图7和图8所示，以硬掩模层230为掩模，通过热氧化工艺加厚第二掺杂区2102和第三掺杂区2103上方的第一氧化层220，加厚的区域的第一氧化层220的顶端高于其它区域的第一氧化层220的顶端，加厚的区域的第一氧化层220的底端低于其它区域的第一氧化层220的底端，可通过湿法刻蚀去除剩余的硬掩模层230。
步骤S5，去除第一目标区域的第一氧化层，剩余的第一氧化层形成器件的栅介质层，第一目标区域是除半导体器件的栅极和栅极两侧的侧墙的下方所在的区域外的其它区域。
步骤S6，在栅介质层上形成栅极和侧墙。
步骤S7，在第二掺杂区和第三掺杂区中形成第一重掺杂区。
步骤S8，在第一STI结构和第二STI结构之间的衬底中形成第二重掺杂区。
在一些实施例中，在步骤S8之后，还包括：在栅极、第一重掺杂区和第二重掺杂区的顶部区域形成金属硅化物层。
综上所述，本申请实施例中，通过在包含有侧墙的半导体器件的制作过程中，通过加厚侧墙下方的氧化层的厚度，在不通过额外的工艺增加侧墙的尺寸的基础上降低了器件的漏电流，提高了器件的击穿电压，从而提高了器件的可靠性。
参考图9，其示出了本申请一个示例性实施例提供的半导体器件的剖面示意图，该器件可以是CMOS器件(例如，其可以是中压CMOS器件)，该器件可通过上述实施例制作得到，如图9所示，该器件包括：
栅极240，其形成于栅介质层220上，其两侧形成有侧墙，栅介质层220形成于衬底210上，栅介质层220两端区域的厚度大于其中间区域的厚度，栅介质层220两端区域的顶端高于中间区域的顶端，栅介质层220两端区域的底端低于中间区域的底端。其中，栅极240两侧的侧墙从内向外依次包括第一侧墙241和第二侧墙242。第一侧墙241可包括第二氧化层，第二侧墙242可包括氮化层。
衬底210中形成有第一STI结构2111、第二STI结构2112和第三STI结构2113，第一STI结构2111、第二STI结构2112和第三STI结构2113所环绕的区域为半导体器件的有源区。
第二STI结构2112和第三STI结构2113所环绕的衬底210中形成有第二掺杂区2102和第三掺杂区2103，栅介质层220两端区域分别位于第二掺杂区2102和第三掺杂区2103上方，第二掺杂区2102和第三掺杂区2103中形成第一重掺杂区2104、2105，第一STI结构2111和第二STI结构2112之间的衬底210中形成有第二重掺杂区2106。
在一些实施例中，栅极240的顶部区域中形成有金属硅化物(salicide)层251，第一重掺杂区2104的顶部区域中形成有金属硅化物层252，第一重掺杂区2105的顶部区域中形成有金属硅化物层253，第二重掺杂2106的顶部区域中形成有金属硅化物层254。
需要说明的是，本申请实施例中，衬底210中包含的杂质为第一类型的杂质，第一掺杂区2101中包含的杂质为第一类型的杂质，第二掺杂区2102和第三掺杂区2103中包含的杂质为第二类型的杂质，第一重掺杂区2104、2105中包含的杂质为第二类型的杂质，第二重掺杂区2106中包含的杂质为第一类型的杂质，第一重掺杂区2103、2104，以及第二重掺杂区2105的杂质浓度高于其它掺杂区的杂质浓度。
当第一类型的杂质为P(positive)型时，第二类型的杂质为N(negative)型；当第一类型的杂质为N型时，第二类型的杂质为P型。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (8)

1.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底上形成第一氧化层，所述衬底中形成有第一STI结构、第二STI结构和第三STI结构，所述第一STI结构、所述第二STI结构和所述第三STI结构所环绕的区域为所述半导体器件的有源区；
在所述有源区中形成第一掺杂区；
在所述第二STI结构和所述第三STI结构所环绕的衬底中形成第二掺杂区和第三掺杂区，所述第二掺杂区和所述第三掺杂区不接触；
加厚所述第二掺杂区和所述第三掺杂区上方的第一氧化层；
去除第一目标区域的第一氧化层，剩余的第一氧化层形成所述器件的栅介质层，所述第一目标区域是除所述半导体器件的栅极和所述栅极两侧的侧墙的下方所在的区域外的其它区域；
在所述栅介质层上形成所述栅极和所述侧墙；
在所述第二掺杂区和所述第三掺杂区中形成第一重掺杂区；
在所述第一STI结构和所述第二STI结构之间的衬底中形成第二重掺杂区。
2.根据权利要求1所述的方法，其特征在于，所述方法，还包括：
在所述栅极、所述第一重掺杂区和所述第二重掺杂的顶部区域形成金属硅化物层。
3.根据权利要求2所述的方法，其特征在于，所述在所述第二STI结构和所述第三STI结构所环绕的衬底中形成第二掺杂区和第三掺杂区，包括：
在所述衬底上形成硬掩模层；通过光刻工艺在所述硬掩模层上覆盖光阻，暴露出第二目标区域，所述第二目标区域为第二掺杂区和第三掺杂区上方所对应的区域；进行离子注入，在所述第二目标区域形成所述第二掺杂区和所述第三掺杂区；去除所述第二目标区域的硬掩模层；去除光阻；
所述加厚所述第二掺杂区和所述第三掺杂区上方的第一氧化层，包括：
通过热氧化工艺形成氧化层加厚所述第二掺杂区和所述第三掺杂区上方的第一氧化层；去除剩余的硬掩模层。
4.根据权利要求3所述的方法，其特征在于，所述硬掩模层为氮化层。
5.根据权利要求1至4任一所述的方法，其特征在于，所述衬底中包含的杂质为第一类型的杂质，所述第一掺杂区中包含的杂质为所述第一类型的杂质，所述第二掺杂区和所述第三掺杂区中包含的杂质为第二类型的杂质，所述第一重掺杂区中包含的杂质为所述第二类型的杂质，所述第二重掺杂区中包含的杂质为所述第一类型的杂质。
6.一种半导体器件，其特征在于，包括：
栅极，所述栅极形成于栅介质层上，所述栅极两侧形成有侧墙，所述栅介质层形成于衬底上，所述栅介质层两端区域的厚度大于其中间区域的厚度；
所述衬底中形成有第一STI结构、第二STI结构和第三STI结构，所述第一STI结构、所述第二STI结构和所述第三STI结构所环绕的区域为所述半导体器件的有源区；
所述第二STI结构和所述第三STI结构所环绕的衬底中形成有第二掺杂区和第三掺杂区，所述栅介质层两端区域分别位于所述第二掺杂区和所述第三掺杂区上方，所述第二掺杂区和所述第三掺杂区中形成第一重掺杂区，所述第一STI结构和所述第二STI结构之间的衬底中形成有第二重掺杂区。
7.根据权利要求6所述的器件，其特征在于，所述栅极、所述第一重掺杂区和所述第二重掺杂的顶部区域中形成有金属硅化物层。
8.根据权利要求7所述的器件，其特征在于，所述衬底中包含的杂质为第一类型的杂质，所述第一掺杂区中包含的杂质为所述第一类型的杂质，所述第二掺杂区和所述第三掺杂区中包含的杂质为第二类型的杂质，所述第一重掺杂区中包含的杂质为所述第二类型的杂质，所述第二重掺杂区中包含的杂质为所述第一类型的杂质。
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