CN114823771A - 半导体装置以及显示装置 - Google Patents

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Abstract

本公开内容提供一种半导体装置以及显示装置，半导体装置包含缓冲层、第一子芯片及第二子芯片以及连接件。第一子芯片及第二子芯片分开设置于缓冲层上。第一子芯片及该第二子芯片中的每一者皆包含第一扩散层、主动层以及第二扩散层。第一扩散层、主动层及第二扩散层由上而下按序设置于缓冲层上。第一扩散层及缓冲层为第一类型外延层，第二扩散层为第二类型外延层。连接件用以将第一子芯片的第二扩散层电性耦接至第二子芯片的第一扩散层。

Description

半导体装置以及显示装置
技术领域
本公开涉及一种半导体装置以及显示装置，特别涉及一种包含串联耦接的发光二极管的半导体装置以及显示装置。
背景技术
关于微发光二极管(micro light emitting diode，micro LED)显示器，主要是将LED结构设计微小化，其尺寸仅在1～10μm等级左右；后将micro LED批量式转移至电路基板上，再利用物理沉积工艺进行基板的封装，完成结构简单的micro LED显示器。micro LED显示器具有高亮度而适合户外应用，但其电力大多是由电池所提供，因此若欲延长micro LED显示器的使用时间需要降低其功率消耗。
发明内容
本公开的一实施例提供一种半导体装置，包含缓冲层、第一子芯片及第二子芯片以及连接件。第一子芯片及第二子芯片分开设置于缓冲层上。第一子芯片及该第二子芯片中的每一者皆包含第一扩散层、主动层以及第二扩散层。第一扩散层、主动层及第二扩散层由上而下按序设置于缓冲层上，第一扩散层及缓冲层为第一类型外延层，第二扩散层为第二类型外延层。连接件用以将第一子芯片的第二扩散层电性耦接至第二子芯片的第一扩散层。
本公开的另一实施例提供一种显示装置，包含多个像素、第一参考电压端、第二参考电压端以及第三参考电压端。像素中每一者包含多组子像素。多组子像素中的第一组子像素包含至少两个第一发光元件。至少两个第一发光元件彼此串联耦接。第一参考电压端用以提供第一参考电压至像素。第二参考电压端用以提供第二参考电压至像素。第三参考电压端用以提供第三参考电压至像素。第一参考电压、第二参考电压及第三参考电压三者彼此不同。第一组子像素中彼此串联耦接的第一发光元件耦接于第一参考电压端及第二参考电压端之间，多组子像素中的第二组子像素耦接第三参考电压端。
附图说明
图1为根据本公开一些实施例的显示装置的局部示意图。
图2A为根据本公开一些实施例的子像素显示电路的电路示意图。
图2B为根据本公开一些实施例的子像素显示电路的电路示意图。
图3为根据本公开一些实施例的半导体装置的截面图。
图4为根据本公开一些实施例的半导体装置的截面图。
图5A为根据本公开一些实施例的像素的示意图。
图5B为根据本公开一些实施例的像素的示意图。
图6A为根据本公开一些实施例的像素的示意图。
图6B为根据本公开一些实施例的像素的示意图。
附图标记说明：
100：显示装置
110：像素
120R,120G,120B：驱动电路
DR1,DR2,DG,DB：发光二极管
VDD：电压
VSS：电压
T1：晶体管
N1：节点
D1：发光二极管
I1：电流
I2：电流
D2：发光二极管
300：半导体装置
310：子芯片
312：第一扩散层
314：主动层
316：第二扩散层
320：子芯片
322：第一扩散层
324：主动层
326：第二扩散层
330：缓冲层
340：电极
350：电极
I31,I32,I33：电流
INS：隔离层
CON：连接件
400：半导体装置
410：子芯片
412：第一扩散层
414：主动层
416：第二扩散层
420：子芯片
422：第一扩散层
424：主动层
426：第二扩散层
430：缓冲层
440：电极
450：电极
I41,I42,I43：电流
510A：像素
VDD2：电压
VDD1：电压
510B：像素
VSS1：电压
VSS2：电压
610A：像素
VDD3：电压
610B：像素
VSS3：电压
DB2：发光二极管
具体实施方式
下列是举实施例配合所附图示做详细说明，但所提供的实施例并非用以限制本公开所涵盖的范围，而结构运行的描述非用以限制其执行顺序，任何由元件重新组合的结构，所产生具有均等技术效果的装置，皆为本公开所涵盖的范围。另外，图示仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。
于本文中，除非内文对于冠词有特别限定，否则“一”与“该”可泛指单一个或多个。此外，本文使用的“包含”、“包括”、“具有”、以及相似词汇，是用以指明所记载的特征、区域、整数、步骤、操作、元件及/或组件。
于本文中，当一元件被描述为是“连接”、“耦接”或“电性连接”至另一元件时，该元件可为直接连接、直接耦接或直接电性连接至该另一元件，亦可为该二元件之间有一额外元件存在，而该元件间接连接、间接耦接或间接电性连接至该另一元件。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。
本公开的一实施例涉及一种显示装置。请参照图1。图1为根据本公开一些实施例的显示装置100的局部示意图。显示装置100包含多个像素110，像素110以阵列方式配置于显示装置100中，换言之像素110是以多行及多列的方式设置。此外，在图1的实施例中，同一列的像素110通过走线耦接至相同的电压VDD、VSS，且电压VDD具有相对高的电压电平，电压VSS具有相对低的电压电平，而此实施例仅为示例性质，在不同实施例中，可使用不同的走线设计(如下述图5A至图6B)来对像素110提供电压。图1实施例中像素110的大小及数量亦为示意性质，而不代表像素110的实际大小及数量。
如图1中左上角的像素110所示，每个像素110皆包含驱动电路120R、120G、120B以及发光二极管(light emitting diode，LED)DR1、DR2、DG、DB。驱动电路120R、120G、120B用以接收电压VDD以驱动对应的发光二极管进行发光，详细来说驱动电路120R、120G、120B的第一端用以接收电压VDD，驱动电路120R的第二端耦接发光二极管DR1、DR2，驱动电路120G的第二端耦接发光二极管DG，驱动电路120B的第二端耦接发光二极管DB。发光二极管DR2、DG、DB的第二端用以接收电压VSS。
如图1所示，驱动电路120R所耦接的发光二极管DR1、DR2可被视为第一组子像素，驱动电路120G所耦接的发光二极管DG可被视为第二组子像素，驱动电路120B所耦接的发光二极管DB可被视为第三组子像素。换言之，每个像素110皆包含三组子像素，每组子像素皆通过对应的驱动电路加以驱动而发光。在一些实施例中，第一组子像素包含红光发光二极管而用以发出红光，第二组子像素包含绿光发光二极管而用以发出绿光，第三组子像素包含蓝光发光二极管而用以发出蓝光。
在一些实施例中，显示装置100包含栅极驱动电路及源极驱动电路(未示出于图中)，栅极驱动电路用以启用并导通驱动电路120R、120G、120B，源极驱动电路用以提供电压VDD至驱动电路120R、120G、120B，显示装置100因而可以通过栅极驱动电路决定各个像素110发光的时点，并通过源极驱动电路决定各个像素110发光的亮度。
值得注意的是，像素110中有一组子像素包含串联耦接的两个发光二极管。在图1所示的实施例中，第一组子像素包含串联耦接的发光二极管DR1、DR2，不过本公开的实施例并不限制于此，在不同的实施例中可以有多组子像素包含串联耦接的发光二极管，且串联耦接的发光二极管可以多于两个。上述子像素中串联耦接发光二极管的设计是为了降低显示装置100的功率消耗，以下通过图2A及图2B进一步说明。
图2A及图2B为根据本公开一些实施例的子像素显示电路的电路示意图。图2A的显示电路并未采用串联耦接发光二极管(显示电路仅包含一个发光二极管D1)，图2B的显示电路采用串联耦接发光二极管(显示电路包含串联耦接的发光二极管D1、D2)，在此二实施例中皆通过晶体管T1来驱动一组子像素，且晶体管T1与子像素皆耦接于电压VDD与电压VSS之间。
在图2A的显示电路中，晶体管T1的第一端接收电压VDD，晶体管T1的第二端耦接发光二极管D1，发光二极管D1的第二端耦接电压VDD，流经晶体管T1及发光二极管D1的电流为电流I1。在图2B的显示电路中，假设发光二极管D2与发光二极管D1为相同种类的发光二极管而具有相同的电阻及顺向偏压，由于串联了两个发光二极管D1、D2，图2B的子像素大约具有相较于图2A子像素两倍的电阻，因此流经晶体管T1、发光二极管D1及发光二极管D2的电流I2其大小约为电流I1的二分之一(暂时忽略晶体管T1的电阻)。
关于子像素(即发光二极管)的功率消耗，虽然电流I2为电流I1的二分之一，但图2B串联耦接的发光二极管D1、D2其两端的电压差为图2A显示电路中发光二极管D1其两端电压差的两倍，因此在两电路中发光二极管的功率消耗为相同(功率消耗为电流乘以电压)。然而，关于晶体管T1的功率消耗，由于电流I2为电流I1的二分之一，图2B显示电路中晶体管T1的功率消耗会小于图2A显示电路中晶体管T1的功率消耗。此外，在图2A及图2B的两电路中皆需要额外的电路(未示出于图中)来提供电压至节点N1，节点N1的电压将决定两电路中的电流。由于电流I2为电流I1的二分之一，在图2B显示电路中用以提供节点N1电压的电路其功率消耗也会较图2A显示电路的这些电路来的低。
基于上述图2A及图2B实施例的比较，使用串联耦接的多个发光二极管将有助于降低电路的功率消耗，因此本公开的实施例(例如前述图1的显示电路100)在每一像素中至少有一组子像素为串联耦接的多个发光二极管，借此提升显示电路的功率效率。
本公开的一实施例亦提出一种半导体结构，以将串联耦接的多个发光二极管制作于同一个半导体结构上。请参照图3。图3为根据本公开一些实施例的半导体装置300的截面图。半导体装置300包含缓冲层330以及形成在缓冲层330上的两个子芯片310、320。此两个子芯片310、320可对应于图1实施例中串联耦接的发光二极管DR1及发光二极管DR2。子芯片310与子芯片320是分开且独立地设置在缓冲层330上。子芯片310由上至下按序包含第一扩散层312、主动层314以及第二扩散层316，子芯片320由上至下按序包含第一扩散层322、主动层324以及第二扩散层326。
在一些实施例中，子芯片310的第一扩散层312、子芯片320的第一扩散层322以及缓冲层330为相同类型的外延层，子芯片310的第二扩散层316以及子芯片320的第二扩散层326为另一类型的外延层。举例而言，在图3的实施例中，第一扩散层312、第一扩散层322以及缓冲层330为包含P型掺杂物的P型外延层，第二扩散层316及第二扩散层326为包含N型掺杂物的N型外延层。
在一些实施例中，子芯片310的主动层314以及子芯片320的主动层324具有多重量子井(multiple quantum well，MQW)的结构，用以当电流流经时进行发光。
在图3的实施例中，半导体装置300可还包含电极340、电极350以及连接件CON，其中电极340、电极350以及连接件CON为导体(例如金属)而可用以传输电流。电极340设置于第一子芯片310的第一扩散层312上，且电极340用以接收相对高的电压而作为半导体装置300的阳极。连接件CON用以将第一子芯片310的第二扩散层316电性耦接至第二子芯片320的第一扩散层322。电极350用以将第二子芯片320的第二扩散层326与缓冲层330耦接，且电极350用以接收相对低的电压而作为半导体装置300的阴极。在一实施例中，半导体装置300的多处具有隔离层INS，以确保电极340、电极350及连接件CON正确地耦接对应的结构并避免元件间产生错误的电性连接。
操作上，当电极340接收相对高的电压(例如图1实施例中的电压VDD)而电极350接收相对低的电压(例如图1实施例中的电压VSS)时，子芯片310中将产生电流I31从P型的第一扩散层312流经主动层314再流向N型的第二扩散层316。接着，电流I32将从子芯片310的第二扩散层316通过连接件CON流向子芯片320的第一扩散层322。最后，子芯片320中将产生电流I33从P型的第一扩散层322流经主动层324再流向N型的第二扩散层326。由于电流I31、I33分别流经子芯片310的主动层314以及子芯片320的主动层324，子芯片310以及子芯片320将发光。图1实施例中串联耦接的发光二极管DR1、DR2因而可采用如半导体结构300的结构，子芯片310、320分别对应发光二极管DR1、DR2，且子芯片310、320通过连接件CON来串联耦接。
值得说明的是，经掺杂的缓冲层330(在图3实施例中缓冲层330包含P型掺杂物)可避免半导体装置300中产生漏电流从子芯片310的第二扩散层316通过缓冲层330流向电极350，或有漏电流形成于子芯片320的第二扩散层326与缓冲层330之间。如前所述，第二扩散层316及第二扩散层326为N型外延层，而缓冲层330为P型外延层，因此第二扩散层316与缓冲层330的接触面以及第二扩散层326与缓冲层330的接触面皆将形成PN接面(PNjunction)。基于PN接面在接收逆向偏压(reverse bias)时将断路的特性，第二扩散层316与缓冲层330的接触面以及第二扩散层326与缓冲层330的接触面皆可当作二极管。详细来说，由于子芯片310通过电极340接收相对高的电压，而缓冲层330通过电极350接收相对低的电压，N型的第二扩散层316将具有较P型的缓冲层330更高的电压，如此将形成PN接面的逆向偏压，此时第二扩散层316与缓冲层330临近其接触面的区域将形成空乏区而仅有少数载子飘移，因此第二扩散层316与缓冲层330之间将形成断路，而能确保不会有电流从第二扩散层316流向缓冲层330。此外，第二扩散层326与缓冲层330形成的PN接面由于两者通过电极350而接收相同的电压，因此两者之间亦不会产生电流。在不同的例子中，缓冲层可能未经掺杂或仅有低掺杂，则缓冲层中即可能出现漏电流，而影响子芯片的发光效率。
在图3的实施例中，电极350延伸设置至第二子芯片320的第一扩散层322上，而与设置于第一子芯片310的第一扩散层312上的电极340具有实质上相同的高度，此实施例有利于进行半导体装置300的巨量转移。在一些实施例中，子芯片310及子芯片320之间的间隔大于或等于约1微米，且子芯片310及子芯片320的长度皆小于或等于约100微米。
在一些实施例中，可以形成多于两个的子芯片在同一个半导体装置上，并通过多个连接件来将对应的两个子芯片进行串联耦接，例如在图3的半导体结构300中，于子芯片320的右侧继续向右设置具有类似的扩散层与主动层结构的子芯片并通过另一连接件CON加以连接，并将电极350改为设置于半导体结构300的最右侧部分。
请参照图4。图4为根据本公开一些实施例的半导体装置400的截面图。半导体装置400具有与半导体装置300类似的结构，但半导体装置400中的结构包含不同的掺杂物且其电极接收与图3实施例不同的电压。如图4所示，半导体装置400包含缓冲层430以及形成在缓冲层430上的两个子芯片410、420。子芯片410包含第一扩散层412、主动层414以及第二扩散层416，子芯片420包含第一扩散层422、主动层424以及第二扩散层426。电极440设置于子芯片410的第一扩散层412上，连接件CON用以耦接子芯片410的第二扩散层416以及子芯片420的第一扩散层422。
与图3实施例的半导体装置300不同地，在半导体装置400中子芯片410的第一扩散层412、子芯片420的第一扩散层422以及缓冲层430为包含N型掺杂物的N型外延层，子芯片410的第二扩散层416以及子芯片420的第二扩散层426为包含P型掺杂物的P型外延层。
此外，电极440用以接收相对低的电压(例如图1实施例中的电压VSS)，电极450用以接收相对高的电压(例如图1实施例中的电压VDD)。操作上，由于子芯片420的第二扩散层426通过电极450接收相对高的电压，将形成电流I41从第二扩散层426流经主动层424再流向第一扩散层422。接着，电流I42将从子芯片420的第一扩散层422通过连接件CON流向子芯片410的第二扩散层416。最后，电流I43将从第二扩散层416流经主动层414再流向第一扩散层412。子芯片420以及子芯片410因此将发光。
经掺杂的缓冲层430(在图4实施例中缓冲层430包含N型掺杂物)可避免半导体装置400中产生漏电流。P型的第二扩散层416与N型的缓冲层430的接触面以及P型的第二扩散层426与N型的缓冲层430的接触面皆将形成PN接面，因此当缓冲层430具有相对于第二扩散层416或第二扩散层426更高的电压时，PN接面为逆向偏压，因此将形成断路。换言之，由于缓冲层430通过电极450接收相对高的电压，而子芯片410通过电极440接收相对低的电压，第二扩散层416与缓冲层430形成的PN接面此时受到逆向偏压，因此能确保不会有电流从缓冲层430流向第二扩散层416。此外，缓冲层430与第二扩散层426形成的PN接面由于两者通过电极450而接收相同的电压，因此两者之间亦不会产生漏电流。
在一些实施例中，可以形成多于两个的子芯片在同一个半导体装置上，并通过多个连接件来将对应的两个子芯片进行串联耦接，例如在图4的半导体结构400中，在子芯片410的左侧继续向左设置具有类似结构的子芯片并通过另一连接件CON加以连接，并将电极440改为设置于半导体结构400的最左侧部分。
综上所述，通过如图3及图4所示的半导体结构将可以实现图1显示电路100中的串联耦接的发光二极管，且如此结构能够避免漏电流产生以确保发光二极管子芯片的发光效率。
请再参照图1。由于图1的像素110中第一组子像素的发光二极管DR1、DR2为串联耦接，与发光二极管DG或发光二极管DB相比需要较大的电压才能使其导通并发光，因此若对三组子像素皆提供相同的电压VDD则可能造成额外的功率消耗。举例来说，假设发光二极管DR1、DR2皆为红光发光二极管且其顺向偏压为2.5伏特(V)，发光二极管DG、DB分别为绿光发光二极管及蓝光发光二极管且其顺向偏压皆为3V，若暂不考虑驱动电路120R、120G、120B所需的电压，而以5V的电压VDD来驱动三组子像素，虽可确保三组子像素中的发光二极管均能够发光，但发光二极管DG、DB实质上仅需3V的电压即可进行发光，因而产生多余的功率消耗。基此，本公开的一实施例亦提出包含三组以上电压的显示电路，以进一步改善显示电路的功率效率。
请参照图5A，图5A为根据本公开一些实施例的像素510A的示意图。图1中的像素110可改采用像素510A的设计。如图5A所示，像素510A包含驱动电路120R、120G、120B以及三组子像素(即发光二极管DR1、DR2形成的第一组子像素、发光二极管DG形成的第二组子像素以及发光二极管DB形成的第三组子像素)。与图1实施例不同地，驱动电路120R的第一端接收电压VDD2，驱动电路120G、120B的第一端接收电压VDD1，电压VDD2与电压VDD1不同。
在一实施例中，发光二极管DR1、DR2皆为红光发光二极管且其各自的顺向偏压皆为2.5V，发光二极管DG、DB分别为绿光发光二极管及蓝光发光二极管且其顺向偏压皆为3V，因此电压VDD1可具有较电压VDD2小的电压(例如电压VDD2为5V，电压VSS为0V，电压VDD1为3V)，因而能够使所有发光二极管发光并节省功率消耗。
在一些实施例中，电压VDD2是由显示电路中的第一参考电压端提供，电压VSS是由显示电路中的第二参考电压端所提供，电压VDD1是由显示电路中的第三参考电压端所提供，电压VDD2、VDD1、VSS三者彼此不同。在图5A的实施例中，电压VDD2、VDD1皆大于电压VSS，电压VDD2又大于电压VDD1。此外，串联耦接的发光二极管DR1、DR2耦接于第一参考电压端及第二参考电压端之间，发光二极管DG耦接于第三参考电压端及第二参考电压端之间。
在一些实施例中，第一组子像素除了发光二极管DR1、DR2外可包含更多个发光二极管。在不同的实施例中，像素510A的第一组子像素可仅包含一个红光发光二极管，而第二组子像素或第三组子像素包含串联耦接的多个绿光发光二极管或蓝光发光二极管。
请参照图5B，图5B为根据本公开一些实施例的像素510B的示意图。图1中的像素110可改为采用像素510B的设计。像素510B具有与图1中像素110类似的结构，但与图1实施例不同地，发光二极管DR2的第二端接收电压VSS2，发光二极管DG与发光二极管DB的第二端接收电压VSS1，电压VSS2与电压VSS1不同。
在一实施例中，发光二极管DR1、DR2皆为红光发光二极管且其各自的顺向偏压皆为2.5V，发光二极管DG、DB分别为绿光发光二极管及蓝光发光二极管且其顺向偏压皆为3V，电压VDD为5V，电压VSS2为0V，电压VSS1为2V。
在一些实施例中，电压VDD是由显示电路中的第一参考电压端提供，电压VSS2是由显示电路中的第二参考电压端所提供，电压VSS1是由显示电路中的第三参考电压端所提供，电压VDD、VSS2、VSS1三者彼此不同。在图5B的实施例中，电压VSS2、VSS1皆小于电压VDD，电压VSS2又小于电压VSS1。此外，串联耦接的发光二极管DR1、DR2耦接于第一参考电压端及第二参考电压端之间，发光二极管DG与发光二极管DB耦接于第一参考电压端及第三参考电压端之间。
在一些实施例中，当图5A的像素510A及图5B的像素510B中的发光二极管操作于发光期间而进行发光时，发光二极管的电流密度大于500毫安培/厘米2(mA/cm2)，以确保操作于高发光效率区间。
在一些实施例中，像素中可包含多组子像素具有串联耦接的发光二极管，以更佳地节省显示电路的功率消耗。请参照图6A，图6A为根据本公开一些实施例的像素610A的示意图。像素610A具有与图5A中像素510A类似的结构，而同样包含驱动电路120R、120G、120B来驱动对应的不同组子像素。与图5A中像素510A不同地，像素610A中的第三组子像素包含串联耦接的发光二极管DB1、DB2，且驱动电路120B的第一端改为接收电压VDD3。
在一实施例中，发光二极管DR1、DR2皆为红光发光二极管且其各自的顺向偏压皆为2.5V，发光二极管DG、DB分别为绿光发光二极管及蓝光发光二极管且其顺向偏压皆为3V，电压VDD2为5V，电压VDD1为3V，电压VDD3为6V，电压VSS为0V。换言之，针对不同组子像素提供不同的电压，以避免额外的功率消耗。
在一些实施例中，电压VDD2是由显示电路中的第一参考电压端提供，电压VSS是由显示电路中的第二参考电压端所提供，电压VDD1是由显示电路中的第三参考电压端所提供，电压VDD3是由显示电路中的第四参考电压端所提供，电压VDD2、VDD1、VSS、VDD3彼此不同。
请参照图6B，图6B为根据本公开一些实施例的像素610B的示意图。像素610B具有与图5B中像素510B类似的结构，而同样包含驱动电路120R、120G、120B来驱动对应的不同组子像素。与图5B中像素510B不同地，像素610B中的第三组子像素包含串联耦接的发光二极管DB1、DB2，且发光二极管DB2的第二端接收电压VSS3。
在一实施例中，发光二极管DR1、DR2皆为红光发光二极管且其各自的顺向偏压皆为2.5V，发光二极管DG、DB分别为绿光发光二极管及蓝光发光二极管且其顺向偏压皆为3V，电压VDD为6V，电压VSS2为1V，电压VSS1为3V，电压VSS3为0V。
在一些实施例中，电压VDD是由显示电路中的第一参考电压端提供，电压VSS2是由显示电路中的第二参考电压端所提供，电压VSS1是由显示电路中的第三参考电压端所提供，电压VSS3是由显示电路中的第四参考电压端所提供，电压VDD、VSS2、VSS1、VSS3彼此不同。
在一些实施例中，图5A、图5B、图6A及图6B实施例中具有串联耦接发光二极管的子像素可具有如图3或图4实施例的结构，将多个子芯片通过连接件串联耦接而形成于同一个结构上，并通过特定的层中掺杂来避免产生漏电流，以确保功率效率。
综上所述，图5A、图5B、图6A及图6B的实施例通过提供多组电压来针对不同子像素提供不同大小的电压，以进一步降低如图1显示电路的功率消耗。
虽然本公开内容已以实施方式公开如上，然其并非用以限定本发明。任何熟习此技艺的人，在不脱离本公开内容的构思及范围内，当可作各种变动及润饰。本公开内容的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种半导体装置，包含：
一缓冲层；
一第一子芯片及一第二子芯片，分开设置于该缓冲层上，该第一子芯片及该第二子芯片中的每一者皆包含：
一第一扩散层；
一主动层；以及
一第二扩散层；
其中，该第一扩散层、该主动层及该第二扩散层由上而下按序设置于该缓冲层上，该第一扩散层及该缓冲层为一第一类型外延层，该第二扩散层为一第二类型外延层；以及
一连接件，用以将该第一子芯片的该第二扩散层电性耦接至该第二子芯片的该第一扩散层。
2.如权利要求1所述的半导体装置，还包含：
一第一电极，设置于该第一子芯片的该第一扩散层上且用以接收一第一参考电压；以及
一第二电极，用以将该第二子芯片的该第二扩散层与该缓冲层耦接，并接收一第二参考电压；
3.如权利要求2所述的半导体装置，其中：
该第二电极延伸设置至该第二子芯片的该第一扩散层上，而与设置于该第一子芯片上的该第一电极具有实质上相同的高度。
4.如权利要求2所述的半导体装置，其中：
该第一类型外延层为P型外延层，该第二类型外延层为N型外延层，该第一参考电压大于该第二参考电压；或者
该第一类型外延层为N型外延层，该第二类型外延层为P型外延层，该第二参考电压大于该第一参考电压。
5.如权利要求1所述的半导体装置，其中：
该第一子芯片及该第二子芯片之间的间隔大于或等于约1微米，且该第一子芯片及该第二子芯片中每一者的长度皆小于或等于约100微米。
6.一种显示装置，包含：
多个像素，该些像素中每一者包含多组子像素，该多组子像素中的一第一组子像素包含：
至少两个第一发光元件，该至少两个第一发光元件彼此串联耦接；
一第一参考电压端，用以提供一第一参考电压至该些像素；
一第二参考电压端，用以提供一第二参考电压至该些像素；以及
一第三参考电压端，用以提供一第三参考电压至该些像素；
其中，该第一参考电压、该第二参考电压及该第三参考电压三者彼此不同；
其中，该第一组子像素中彼此串联耦接的该些第一发光元件耦接于该第一参考电压端及该第二参考电压端之间，该多组子像素中的一第二组子像素耦接该第三参考电压端。
7.如权利要求6所述的显示装置，其中：
该第一参考电压及该第三参考电压皆大于该第二参考电压；或者
该第二参考电压及该第三参考电压皆小于该第一参考电压。
8.如权利要求6所述的显示装置，其中：
当该些发光元件操作于一发光期间时，该些发光元件的电流密度大于500毫安培/厘米2。
9.如权利要求6所述的显示装置，还包含：
一第四参考电压端，用以提供一第四参考电压至该些像素，该第四参考电压不同于该第一参考电压、该第二参考电压及该第三参考电压；
其中，该多组子像素中的一第三组子像素包含：
两个第二发光元件，该些第二发光元件彼此串联耦接；
其中，该第三组子像素耦接该第四参考电压端。
10.如权利要求6所述的显示装置，其中：
彼此串联耦接的该些第一发光元件包含：
一缓冲层；
一第一子芯片及一第二子芯片，分开设置于该缓冲层上，该第一子芯片及该第二子芯片中的每一者皆包含：
一第一扩散层；
一主动层；以及
一第二扩散层；
其中，该第一扩散层、该主动层及该第二扩散层由上而下按序设置于该缓冲层上，该第一扩散层及该缓冲层为一第一类型外延层，该第二扩散层为一第二类型外延层；以及
一连接件，用以将该第一子芯片的该第二扩散层电性耦接至该第二子芯片的该第一扩散层。
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