CN111554198A - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN111554198A
CN111554198A CN202010084138.XA CN202010084138A CN111554198A CN 111554198 A CN111554198 A CN 111554198A CN 202010084138 A CN202010084138 A CN 202010084138A CN 111554198 A CN111554198 A CN 111554198A
Authority
CN
China
Prior art keywords
electrode
line
light emitting
switch
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010084138.XA
Other languages
English (en)
Inventor
蔡锺哲
金璟陪
郑美惠
郭珍午
郑珉在
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN111554198A publication Critical patent/CN111554198A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0443—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0804—Sub-multiplexed active matrix panel, i.e. wherein one active driving circuit is used at pixel level for multiple image producing elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen characterised by the doping materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本申请涉及显示装置。该显示装置包括：衬底，包括像素；扫描线，用于向像素供应扫描信号；数据线，用于向像素供应数据信号；第一电力线，用于向像素供应第一驱动电源；第二电力线，用于向像素供应第二驱动电源；以及第三电力线，用于向像素供应接地电压。像素包括：第一电极和第二电极，在衬底上彼此间隔开；多个发光元件，发光元件中的每个具有在其长度方向上的第一端部和第二端部并且布置在第一电极与第二电极之间；以及第一开关，电连接在第三电力线与第一电极之间。第一开关配置成通过控制信号接通。

Description

显示装置
相关申请的交叉引用
本申请要求于2019年2月8日提交至韩国知识产权局(KIPO)的第10-2019-0015172号韩国专利申请的优先权和权益，该韩国专利申请的全部公开内容通过引用并入本文中。
技术领域
本公开的实施方式的方面大致涉及包括微型发光元件的显示装置。
背景技术
发光二极管即使在相对恶劣的环境条件中也展现出相对令人满意的耐用性并且在寿命和亮度方面具有优异的性能。最近，对于将这种发光二极管应用至各种发光元件的研究已活跃地开展中。
作为此类研究的一部分，已研究出一种通过使用无机晶体结构(例如，其中生长有基于氮化物的半导体的结构)来制造小到微米级或纳米级程度的微型发光二极管(例如，微米级或纳米级发光二极管)的技术。发光二极管可以被制造为具有足够小的尺寸以构成显示面板等的像素。在衬底上分开地(或独立地)生长发光二极管之后，将生长的发光二极管与衬底分离以用于制造显示面板等。
发明内容
本公开的实施方式提供了一种显示装置，该显示装置通过省略了用于使发光元件对齐的线的分离工艺的相对简单的工艺制造，并且通过减少或最小化可能在分离工艺期间发生的缺陷来改善可靠性。
根据本公开的实施方式，显示装置包括：衬底，包括像素；扫描线，用于向像素供应扫描信号；数据线，用于向像素供应数据信号；第一电力线，用于向像素供应第一驱动电源；第二电力线，用于向像素供应第二驱动电源；以及第三电力线，用于向像素供应接地电压。像素包括：第一电极和第二电极，在衬底上彼此间隔开；多个发光元件，发光元件中的每个具有在其长度方向上的第一端部和第二端部并且布置在第一电极与第二电极之间；以及第一开关，电连接在第三电力线与第一电极之间。第一开关配置成通过控制信号接通。
像素还可包括位于与第一电极和第二电极相同的平面上的第一导电线和第二导电线。第一导电线和第二导电线可彼此间隔开。当在平面上观察时，第一导电线和第二导电线可位于第一电极与第二电极之间。
当第一开关接通时，具有与第二驱动电源的电平不同的电平的AC电压可施加至第二电极。
像素还可包括：控制信号线，配置成具有施加至其的控制信号；第二开关，连接在第一导电线与第三电力线之间，第二开关配置成通过控制信号与第一开关并发地接通；以及第三开关，连接在第二导电线与第二电力线之间，第三开关配置成通过控制信号与第一开关并发地接通。
第一导电线和第二导电线可以是浮置电极。
控制信号线可位于与扫描线相同的层中。
第一开关、第二开关和第三开关中的每个可包括薄膜晶体管。
第一开关、第二开关和第三开关中的每个可包括：栅电极，位于衬底上，栅电极与控制信号线集成；有源图案，与栅电极的一个区域重叠；以及第一端子和第二端子，接触有源图案的两端。
像素还可包括：像素电路，像素电路连接在第一电力线与第一电极之间或者连接在第二电力线与第二电极之间，以及像素电路可包括用于驱动发光元件的驱动晶体管和连接在数据线与驱动晶体管之间的开关晶体管。
驱动晶体管和开关晶体管可包括具有与第一开关、第二开关和第三开关相同的类型的晶体管。
当第一开关、第二开关和第三开关并发地接通时，接地电压可供应至第一电极且AC电压可施加至第二电极，使得在第一电极与第二电极之间形成电场。
当第一开关、第二开关和第三开关并发地断开时，第一驱动电源可经由像素电路施加至第一电极，并且第二驱动电源可施加至第二电极。
像素电路还可包括：第一电容器，连接在驱动晶体管的栅电极与第一电力线之间；以及第二电容器，连接在第一电极与第二电力线之间。
第一电容器可包括：第一下部电极，位于衬底上；第一上部电极，位于第一下部电极上；以及层间绝缘层，插置在第一下部电极与第一上部电极之间。第二电容器可包括：第二下部电极，位于与第一下部电极相同的层中；第二上部电极，位于第二下部电极上；以及层间绝缘层，插置在第二下部电极与第二上部电极之间。第一上部电极和第二上部电极可位于相同的层中。
第一导电线可通过第一桥接图案电连接至第一电极，并且第二导电线可通过与第一桥接图案间隔开的第二桥接图案电连接至第二电极。
第一桥接图案和第二桥接图案可位于与数据线相同的层中。
当第一开关接通时，接地电压可施加至第一导电线和第一电极中的每个，且AC电压可施加至第二导电线和第二电极中的每个，使得在第一电极与第二电极之间形成电场。
像素还可包括：第一屏蔽电极线，位于第一电极与层间绝缘层之间；第二屏蔽电极线，位于第一导电线与层间绝缘层之间；以及第三屏蔽电极线，位于第二导电线与层间绝缘层之间。
像素还可包括：第一接触电极，将发光元件中的每个的第一端部和第二端部中的任一者电连接至第一电极；以及第二接触电极，将发光元件中的每个的第一端部和第二端部中的另一者电连接至第二电极。
根据本公开的实施方式，显示装置包括：衬底，具有显示区域和非显示区域；以及像素，位于显示区域中并且连接至扫描线、控制信号线和数据线。像素包括：多个发光元件，连接在第一电极与第二电极之间；第一晶体管，连接至数据线和扫描线并且配置成通过第i(其中，i是2或更大的自然数)扫描信号接通；第二晶体管，连接在第一节点与第一电极之间以控制经由发光元件从第一驱动电源流到第二驱动电源的电流的量；第一电容器，连接在第一节点与第一驱动电源之间；以及第一开关，连接在待施加接地电压的电力线与第二节点之间，并且配置成通过第i控制信号接通。
像素还可包括连接在第二节点与第二驱动电源之间的第二电容器。
像素还可包括：第二开关，连接在第二节点与第二导电线之间，第二开关配置成通过第i控制信号接通；以及第三开关，连接在第二驱动电源与第一导电线之间，第三开关配置成通过第i控制信号接通。
发光元件可分别并联连接在第一电极与第一导电线之间、第一导电线与第二导电线之间、以及第二导电线与第二电极之间。
第一电极、第一导电线和第二导电线以及第二电极可经由发光元件中的每个顺序地串联连接。
像素还可包括：第三晶体管，连接在第二晶体管与第一节点之间，第三晶体管配置成通过第i扫描信号接通；第四晶体管，连接在待施加初始化电源的初始化电力线与第一节点之间，第四晶体管配置成通过第(i-1)扫描信号接通；第五晶体管，连接在第二晶体管与第一驱动电源之间，第五晶体管配置成当发射控制信号供应至发射控制线时断开；第六晶体管，连接在第二晶体管与第二节点之间，第六晶体管配置成当供应有发射控制信号时断开；以及第七晶体管，连接在初始化电力线与第二节点之间。
根据本公开的实施方式，显示装置包括：衬底，具有布置有像素的显示区域和位于显示区域的周边处的非显示区域；第一电力线，配置成向像素供应第一驱动电源；第二电力线，配置成向像素供应第二驱动电源；第三电力线，连接至像素，第三电力线具有施加至其的接地电压；控制信号线，位于非显示区域中，控制信号线在一个方向上延伸；以及开关，在非显示区域中连接至第一电力线至第三电力线，开关配置成通过控制信号线的控制信号接通。像素包括：第一电极和第二电极，在衬底上彼此间隔开；多个发光元件，发光元件中的每个具有在其长度方向上的第一端部和第二端部，多个发光元件布置在第一电极与第二电极之间；以及第一导电线和第二导电线，位于与第一电极和第二电极相同的平面上，第一导电线和第二导电线彼此间隔开。当开关接通时，第一电极连接至第一导电线和第二导电线中的任一者，并且第二电极连接至第一导电线和第二导电线中的另一者。
附图说明
现将参考附图在下文中更充分地描述示例性实施方式；然而，本公开可以以不同的形式实现并且不应被解释为受限于本文中所阐述的示例性实施方式。相反，提供了这些实施方式以使得本公开将是全面且完整的，并且将本公开的范围充分地传达向本领域技术人员。
在图中，为了图示的清楚性，尺寸可被夸大。在全文中，相同的附图标记表示相同的元件。
图1A是示意性地示出根据本公开的实施方式的发光元件的立体图。
图1B是图1A中所示的发光元件的截面图。
图1C是示意性地示出根据本公开另一实施方式的发光元件的立体图。
图1D是图1C中所示的发光元件的截面图。
图2是使用图1A中所示的发光元件作为发光源的、根据本公开的实施方式的显示装置的示意性平面图。
图3A至图3D是示出根据本公开的多种实施方式的图2中所示的像素之中的一个像素中所包括的组件之间的电连接关系的电路图。
图4是示出图3D中所示的像素的平面图。
图5是沿着图4中所示的线I-I'截取的截面图。
图6示出图5中所示的第一堤的实施方式，其为对应于图4中所示的线I-I'的截面图。
图7示出其中封盖层设置在图5中所示的第一电极与接触电极之间以及第二电极与接触电极之间的实施方式，并且图7是对应于图4中所示的线I-I'的截面图。
图8是沿着图4中所示的线II-II'截取的截面图。
图9A至图9H是针对每个层示意性地示出图4中所示的像素的组件的平面图。
图10示出根据本公开另一实施方式的显示装置并且是对应于图4中所示的线I-I'的截面图。
图11A至图11M是顺序地示出制造图5中所示的显示装置的方法的截面图。
图12是示出图3C中所示的像素的平面图。
图13是沿着图12中所示的线III-III'截取的截面图。
图14是对应于图2中所示的部分EA的放大平面图，其为示意性地示出其中第一开关至第三开关设置在显示装置的非显示区域中的实施方式的视图。
具体实施方式
除了本文中结合所示出的示例性实施方式描述的那些之外，本公开包括各种改变和不同的形状。因此，本公开不限于特定的形状，而是可应用于合适的等同材料和替换。
将理解，当元件或层被称为在另一元件或层“上”、“连接至”或“联接至”另一元件或层时，其可直接在该另一元件或层上、直接连接至或直接联接至该另一元件或层，或者也可以存在一个或多个介于中间的元件或层。当元件或层被表示为直接在另一元件或层“上”、“直接连接至”或“直接联接至”另一元件或层时，则不存在介于中间的元件或层。例如，当第一元件被描述为“联接至”或“连接至”第二元件时，第一元件可直接联接至或直接连接至第二元件，或者第一元件可经由一个或多个介于中间的元件间接联接至或间接连接至第二元件。
在全文中，相同的数字表示相同的元件。将理解，虽然本文中可使用“第一”、“第二”等术语来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的情况下，以下所讨论的“第一”元件也可以被称为“第二”元件。如本文中所使用的，单数形式，诸如“一(a)”和“一个(an)”旨在还包括复数形式，除非上下文另外明确指示。
将进一步理解，当在本说明书中使用时，术语“包括(includes)”、“包括(including)”、“包括(comprises)”和/或“包括(comprising)”指定所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在和/或添加。另外，诸如层、区域、衬底或板的元件位于另一元件“上”或“上方”的表述不仅指示其中该元件直接在该另一元件“上”或在该另一元件“正上方”的实施方式，而且还指示其中该元件与该另一元件之间插置有另一元件的实施方式。诸如层、区域、衬底或板的元件在另一元件“下面”或“下方”的表述不仅指示其中该元件直接在该另一元件“下面”或在该另一元件“正下方”的情况，而且还指示其中该元件与该另一元件之间插置有另一元件的情况。
相同的参考标号指定相同的元件。如本文中所用，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。另外，在描述本发明的实施方式时使用的“可”表示“本发明的一个或多个实施方式”。当诸如“中的至少一个”的表述位于一列表的元素之后时，其修饰整个列表的元素而不是修饰该列表中的单独的元素。另外，术语“示例性”旨在表示示例或图示。如本文中所使用的，术语“使用(use)”、“使用(using)”和“使用(used)”可分别理解为与术语“利用(utilize)”、“利用(utilizing)”和“利用(utilized)”同义。如本文所使用的，术语“基本上”、“约”和类似的术语用作近似术语而非程度术语，并且旨在解释本领域普通技术人员将认识到的所测量或计算的值中的固有变化。
在下文中，将参考附图详细描述本公开的示例性实施方式。
图1A是示意性地示出根据本公开的实施方式的发光元件的立体图，并且图1B是图1A中所示的发光元件的截面图。图1C是示意性地示出根据本公开的另一实施方式的发光元件的立体图，并且图1D是图1C中所示的发光元件的截面图。
在图1A至图1D中，为便于描述，示出了圆柱体柱形状的发光元件，但是根据本公开的发光元件的种类和/或形状不限于此。
参照图1A至图1D，根据本公开的实施方式的发光元件LD中的每个可包括第一半导体层11、第二半导体层13以及设置在第一半导体层11和第二半导体层13之间的有源层12。在示例中，发光元件LD可具有其中第一半导体层11、有源层12和第二半导体层13顺序堆叠的堆叠结构(或者可以以所述堆叠结构实施)。
根据本公开的实施方式，发光元件LD可具有(例如，可以设置成)在一个方向上延伸的条形状。当发光元件LD的延伸方向是长度方向时，发光元件LD可沿着该延伸方向具有一个端部和另一端部。第一半导体层11和第二半导体层13中的任一者(例如，任意一者)可设置在一个端部处，并且第一半导体层11和第二半导体层13中的另一者可设置在另一端部处。
发光元件LD可具有圆柱体柱形状，但是本公开不限于此。发光元件LD可具有在其长度方向上伸长(例如，延伸或大体延伸)的(例如，具有大于1的纵横比的)类似棒形状或类似条形状。例如，发光元件LD在长度方向上的长度L可大于发光元件LD的直径D(或截面的宽度)。发光元件LD可包括例如制造成足够小的发光二极管，以具有微米级或纳米级直径D和/或长度L(例如，呈微米级或纳米级程度的直径D和/或长度L)。
在本公开的实施方式中，发光元件LD的直径D可在约0.5μm至500μm的范围内，且发光元件LD的长度L可在约1μm至10μm的范围内。然而，发光元件LD的尺寸不限于此，且发光元件LD可根据待应用发光元件LD的照明装置或自发光显示装置的需求和/或要求而修改成合适的。
第一半导体层11可包括例如一个或多个n型半导体层。例如，第一半导体层11可包括铟铝镓氮化物(InAlGaN)、镓氮化物(GaN)、铝镓氮化物(AlGaN)、铟镓氮化物(InGaN)、铝氮化物(AlN)和铟氮化物(InN)之中的半导体材料，并且可包括掺杂有诸如硅(Si)、锗(Ge)或锡(Sn)的第一导电掺杂剂的半导体层。然而，构成第一半导体层11的材料不限于此。此外，第一半导体层11中可包括各种合适的材料。
有源层12形成在第一半导体层11上并且可形成为具有单量子阱结构或多量子阱结构。在实施方式中，掺杂有导电掺杂剂的覆层可形成在有源层12的顶部和/或底部上。在示例中，覆层可实现为铝镓氮化物(AlGaN)层或铟铝镓氮化物(InAlGaN)层。在某些实施方式中，诸如铝镓氮化物(AlGaN)或铝铟镓氮化物(AlInGaN)的材料可用于形成有源层12。此外，有源层12中可包括各种合适的材料。
当具有参考电压(例如，预定电压)或更大电压的电场施加至发光元件LD的两端时，发光元件LD随着电子-空穴对在有源层12中结合而发射光。通过使用这种原理来控制发光元件LD的发光，使得发光元件LD可用作用于包括显示装置的像素(或其部分)的各种发光设备的光源。
有源层12可包括接触第一半导体层11的上表面的第一表面和接触第二半导体层13的下表面的第二表面。第一表面和第二表面可在长度L的方向上彼此面对。
第二半导体层13形成在有源层12的第二表面上，并且可包括具有与第一半导体层11的类型不同的类型的半导体层。在示例中，第二半导体层13可包括一个或多个p型半导体层。例如，第二半导体层13可包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的一个或多个半导体材料，并且可包括掺杂有诸如镁(Mg)的第二导电掺杂剂的半导体层。然而，构成第二半导体层13的材料不限于此。此外，第二半导体层13中可包括各种合适的材料。
根据本公开的实施方式，如图1A和图1B中所示，除了上文中所描述的第一半导体层11、有源层12和第二半导体层13之外，发光元件LD还可包括设置在第二半导体层13的顶端上的电极层15。此外，在某些实施方式中，如图1C和图1D中所示，除了电极层(例如，第一电极层)15之外，发光元件LD还可包括设置在第一半导体层11的一端处的另一电极层(例如，第二电极层)16。
电极层15和16可以是欧姆接触电极，但是本公开不限于此。电极层15和16可包括金属或金属氧化物。例如，电极层15和16可包括铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、铟锡氧化物(ITO)及其氧化物或合金中的一种或多种，但是本公开不限于此。
包括在相应的电极层15和16中的材料可以彼此相同或彼此不同。电极层15和16可以是基本上透明的或半透明的。因此，从发光元件LD产生的光可经由透射通过电极层15和16而发射到发光元件LD的外部。
在本公开的实施方式中，发光元件LD还可包括绝缘膜14。然而，在某些实施方式中，绝缘膜14可被省略或者可设置成仅覆盖第一半导体层11、有源层12和第二半导体层13中的部分。
绝缘膜14可防止或减小当有源层12接触第一半导体层11和第二半导体层13的导电材料时可能发生的电短路的风险。此外，绝缘膜14形成为使得减少或最小化发光元件LD的表面缺陷，从而改善发光元件LD的寿命和效率。此外，当密集地设置多个发光元件LD时，绝缘膜14可防止或降低可能在发光元件LD之间发生的不期望的短路的风险。只要能够防止有源层12不与外部导电材料发生短路，则设置绝缘膜14与否不受限制。
如图1A和图1B中所示，绝缘膜14可设置在除了发光元件LD的端部中的一个端部或两个端部之外的部分处。绝缘膜14可以仅暴露设置在发光元件LD的第二半导体层13的一端处的电极层15，并且可完全地围绕发光元件LD的除了电极层15之外的其他组件(例如，可完全地围绕所述其他组件的周边)。绝缘膜14可至少暴露发光元件LD的端部中的两个端部。在示例中，除了设置在第二半导体层13的一端处的电极层15之外，绝缘膜14还可暴露第一半导体层11的一个端部。
在某些实施方式中，如图1C和图1D中所示，当电极层15和16设置在发光元件LD的端部中的两个端部处时，绝缘膜14可暴露电极层15和16中的每个的至少一区域。在另一实施方式中，绝缘膜14可被省略。
根据本公开的实施方式，绝缘膜14可包括透明的绝缘材料。例如，绝缘膜14可包括选自由硅氧化物(例如，SiO2)、硅氮化物(例如，Si3N4)、铝氧化物(例如，Al2O3)和钛氧化物(例如，TiO2)组成的群组中的一种或多种绝缘材料。然而，本公开不限于此，且绝缘膜14中可包括具有绝缘性质的各种合适的材料。
当绝缘膜14设置在发光元件LD中时，有源层12可不与第一电极和/或第二电极发生短路。此外，绝缘膜14形成为使得减少或最小化发光元件LD的表面缺陷，从而改善发光元件LD的寿命和效率。此外，当密集地设置多个发光元件LD时，绝缘膜14可防止或降低可能在发光元件LD之间发生的不期望的短路风险。
上文中所描述的发光元件LD可用作用于各种显示装置的发光源。发光元件LD可通过表面处理工艺制造。例如，当多个发光元件LD混合在待供应至每个发光区域(例如，每个子像素的发光区域)的液体溶液(或溶剂)中时，可对每个发光元件LD进行表面处理，使得发光元件LD不会不均匀地聚集(或分散)在溶液中，而是均匀地或者基本上均匀地分散在溶液中。
包括上文中所描述的发光元件LD的发光设备可在采用光源的各种合适的类型的装置中使用，包括显示装置。当多个发光元件LD设置在显示面板的每个子像素的发光区域中时，发光元件LD可用作每个子像素的光源。然而，发光元件LD的应用领域不限于以上所描述的示例。例如，发光元件LD可在采用光源的其他合适的类型的装置中使用，诸如照明装置。
图2示出使用图1A中所示的发光元件作为发光源的、根据本公开的实施方式的显示装置的示意性平面图。
在图2中，为了便于示出，基于显示有图像的显示区域简要地示出了显示装置的结构。然而，在某些实施方式中，显示装置中还可设置有驱动电路(例如，扫描驱动器和数据驱动器)和/或多条信号线。
参照图1A和图2，根据本公开的实施方式的显示装置可包括衬底SUB、设置在衬底SUB上并且包括一个或多个发光元件LD的多个像素PXL、设置在衬底SUB上并且配置成驱动像素PXL的驱动单元(例如，驱动器)以及将像素PXL和驱动单元彼此连接的线单元。
根据发光元件LD的驱动方案，显示装置可以是无源矩阵型显示装置或者有源矩阵型显示装置。在示例中，当显示装置是有源矩阵型显示装置时，像素PXL中的每个可包括用于控制供应至发光元件LD的电流量的驱动晶体管、用于向驱动晶体管传递数据信号的开关晶体管等。
近来，从分辨率、对比度和操作速度的视角来看，其中针对每个像素PXL选择性地发光的有源矩阵型显示装置已经成为主流。然而，本公开不限于此，且其中针对像素PXL的每个组发光的无源矩阵型显示装置可使用用于驱动发光元件LD的组件(例如，第一电极和第二电极等)。
衬底SUB可包括显示区域DA和非显示区域NDA。
在某些实施方式中，显示区域DA可设置在显示装置的中央区域处，并且非显示区域NDA可设置在显示装置的边缘区域处以围绕显示区域DA(例如，以围绕显示区域DA的周边)。然而，显示区域DA和非显示区域NDA的位置不限于此并且可适当地修改。
显示区域DA可以是设置有用于显示图像的像素PXL的区域。非显示区域NDA可以是设置有用于驱动像素PXL的驱动单元以及将像素PXL和驱动单元彼此连接的线单元的一部分的区域。
显示区域DA可具有各种合适的形状。例如，显示区域DA可具有封闭的多边形形状，诸如包括弯曲的边的圆形、椭圆形等或者包括直线边和弯曲的边的半圆形、半椭圆形等。
非显示区域NDA可设置在显示区域DA的至少一侧处。在本公开的实施方式中，非显示区域NDA可围绕显示区域DA的外周。
衬底SUB可包括透明的绝缘材料，使得光可通过其透射。衬底SUB可以是刚性衬底。例如，衬底SUB可以是玻璃衬底、石英衬底、玻璃陶瓷衬底和/或晶体玻璃衬底。
在某些实施方式中，衬底SUB可以是柔性衬底。在这种实施方式中，衬底SUB可以是包括聚合物有机材料的膜衬底和/或塑料衬底。例如，衬底SUB可包括聚本乙烯、聚乙烯醇、聚甲基丙烯酸脂、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸脂、三乙酸纤维素和乙酸丙酸纤维素中的一种或多种。然而，构成衬底SUB的材料可以不同地、适当地改变，且衬底SUB可包括纤维增强塑料(FRP)等。
衬底SUB上的一个区域可以是其中设置有像素PXL的显示区域DA，且衬底SUB上的另一区域可以是非显示区域NDA。在示例中，衬底SUB可包括具有其中设置有相应的像素PXL的像素区域的显示区域DA和设置在显示区域DA的周边处的非显示区域NDA。
像素PXL中的每个可设置在显示区域DA中。在本公开的实施方式中，像素PXL可以以条纹或像素排列(pentile)布置结构布置在显示区域DA中，但是本公开不限于此。例如，像素PXL可以以本领域中当前已知的各种适当的布置结构布置在显示区域DA中。
每个像素PXL可包括由相应的扫描信号和相应的数据信号驱动的发光元件LD。发光元件LD可具有小到微米级或纳米级的尺寸，并且可以与设置成与其相邻的发光元件LD并联连接。然而，本公开不限于此。发光元件LD可配置为每个像素PXL的光源。
每个像素PXL可包括由控制信号(例如，预定的控制信号、扫描信号和/或数据信号)和/或电源(例如，预定的电源、第一驱动电源和/或第二驱动电源)驱动的一个或多个光源。例如，每个像素PXL可包括图1A中所示的根据实施方式的发光元件LD，例如具有小到微米级或纳米级的尺寸的一个或多个微条类型的发光元件LD。然而，可用作像素PXL的光源的发光元件LD的种类不限于此。例如，在另一实施方式中，每个像素PXL可包括具有核-壳结构的发光器件，其通过使用生长技术制造。在实施方式中，具有核-壳结构的发光器件可以是具有核-壳结构的微型发光器件，该微型发光器件具有小到微米级或纳米级的尺寸，但是具有核-壳结构的发光器件的尺寸不限于此。
在本公开的实施方式中，像素PXL的颜色、种类和/或数量不受特别限制。在示例中，由每个像素PXL发射的光的颜色可以不同地、适当地修改。
驱动单元通过线单元向每个像素PXL提供信号，且因此，能够控制像素PXL的驱动。
驱动单元可包括用于通过扫描线向像素PXL提供扫描信号的扫描驱动器、用于通过发射控制线向像素PXL提供发射控制信号的发射驱动器、用于通过数据线向像素PXL提供数据信号的数据驱动器以及时序控制器。时序控制器可控制扫描驱动器、发射驱动器和数据驱动器。
图3A至图3D是示出根据本公开的多种实施方式的图2中所示的像素之中的一个像素中所包括的组件之间的电连接关系的电路图。
例如，图3A至图3D示出根据本公开的不同的实施方式的可适用于有源显示装置的、像素PXL中所包括的组件之间的电连接关系。然而，可适用本公开的实施方式的、像素PXL中所包括的组件的种类不限于此。
在图3A至图3D，像素PXL全面地不仅包括图2中所示的像素PXL中的每个中所包括的组件，而且还包括设置有所述组件的区域。在某些实施方式中，图3A至图3D中所示的像素PXL中的每个可以是设置在图2中所示的显示装置中的像素PXL中的任一者，且像素PXL可具有彼此相同的或基本相似的结构。
参照图1A、图2、图3A、图3B、图3C和图3D，一个像素PXL(在下文中，称为“像素”)可包括产生具有与数据信号对应的亮度的光的发光单元EMU。另外，像素PXL还可选择性地包括用于驱动发光单元EMU的像素电路144。
在某些实施方式中，发光单元EMU可包括并联连接在施加有第一驱动电源VDD的第一电力线PL1与施加有第二驱动电源VSS的第二电力线PL2之间的多个发光元件LD。例如，发光单元EMU可包括经由像素电路144和第一电力线PL1连接至第一驱动电源VDD的第一电极EL1(也称为“第一对齐电极”)、通过第二电力线PL2连接至第二驱动电源VSS的第二电极EL2(也称为“第二对齐电极”)、以及在相同的方向上并联连接在第一电极EL1与第二电极EL2之间的多个发光元件LD。在本公开的实施方式中，第一电极EL1可以是阳电极，且第二电极EL2可以是阴电极。
在本公开的实施方式中，发光单元EMU可包括第一导电线CL1和第二导电线CL2。第一导电线CL1和第二导电线CL2中的任一者可以是阳电极，且第一导电线CL1和第二导电线CL2中的另一者可以是阴电极。在本公开的实施方式中，第二导电线CL2可以是阳电极，且第一导电线CL1可以是阴电极。发光单元EMU可包括并联连接在第一电极EL1与第一导电线CL1之间的发光元件LD、并联连接在第一导电线CL1与第二导电线CL2之间的发光元件LD、以及并联连接在第二导电线CL2与第二电极EL2之间的发光元件LD。
在本公开的实施方式中，包括在发光单元EMU中的发光元件LD中的每个可具有通过第一电极EL1连接至第一驱动电源VDD的一端部和通过第二电极EL2连接至第二驱动电源VSS的另一端部。
如上所述，在相同的方向上并联连接在供应有不同的电压的第一电极EL1与第一导电线CL1之间、第一导电线CL1与第二导电线CL2之间、以及第二导电线CL2与第二电极EL2之间的发光元件LD可分别形成有效光源。有效光源可构成像素PXL的发光单元EMU。
在某些实施方式中，第一驱动电源VDD和第二驱动电源VSS可具有不同的电势。在示例中，第一驱动电源VDD可设定为高电势电源，且第二驱动电源VSS可设定为低电势电源。第一驱动电源VDD与第二驱动电源VSS之间的电势差可设定为发光元件LD在像素PXL的发光周期期间的阈值电压或更大的电压。
发光单元EMU的发光元件LD可发射具有与通过对应的像素电路144供应的驱动电流对应的亮度的光。例如，像素电路144可在每个帧周期期间向发光单元EMU供应与对应的帧数据的灰度值对应的驱动电流。供应至发光单元EMU的驱动电流可被分流以流过在相同的方向上连接的发光元件LD。因此，在每个发光元件LD发射具有与流过其的电流对应的亮度的光的同时，发光单元EMU能够发射具有与驱动电流对应的亮度的光。
虽然图3A至图3D中示出了其中发光元件LD在相同的方向(例如，前向方向)上连接在第一驱动电源VDD与第二驱动电源VSS之间的实施方式，但是本公开不限于此。在某些实施方式中，除了形成相应的有效光源的发光元件LD之外，发光单元EMU还可包括一个或多个无效光源。在示例中，反向发光元件还可连接在第一电极EL1与第二电极EL2之间。反向发光元件与形成有效光源的发光元件LD一起并联连接在第一电极EL1与第二电极EL2之间，并且可以在与发光元件LD所连接的方向相反的方向上连接在第一电极EL1与第二电极EL2之间。然而驱动电压(例如，前向驱动电压)施加在第一电极EL1与第二电极EL2之间，反向发光元件保持在非激活状态中，且由此，基本上没有电流流过反向发光元件。
像素电路144可连接至相应的像素PXL的扫描线Si和数据线Dj。在示例中，当假设像素PXL设置在显示区域DA的第i(i是自然数)行和第j(j是自然数)列上时，像素PXL的像素电路144可连接至显示区域DA的第i扫描线Si和第j数据线Dj。在某些实施方式中，如例如图3A和图3B中所示，像素电路144可包括第一晶体管T1和第二晶体管T2以及第一电容器C1和第二电容器C2。然而，像素电路144的结构不限于图3A和图3B中所示的实施方式。
第一晶体管(例如，开关晶体管)T1的第一端子可连接至数据线Dj，且第一晶体管T1的第二端子可连接至第一节点N1。第一晶体管T1的第一端子和第二端子是不同的端子。例如，当第一端子是源电极时，第二端子可以是漏电极。此外，第一晶体管T1的栅电极可连接至扫描线Si。
第一晶体管T1可在具有能够使第一晶体管T1导通的电压(例如，低电压)的扫描信号被供应时导通，以将数据线Dj和第一节点N1彼此电连接。对应的帧的数据信号被供应至数据线Dj。因此，数据信号传递至第一节点N1。传递至第一节点N1的数据信号充电到第一电容器C1中。
第二晶体管(例如，驱动晶体管)T2的第一端子可连接至第一驱动电源VDD，且第二晶体管T2的第二端子可电连接至发光元件LD中的每个的第一电极EL1。此外，第二晶体管T2的栅电极可连接至第一节点N1。第二晶体管T2与第一节点N1的电压对应地控制供应至发光元件LD的驱动电流的量。
第一电容器C1的一个电极可连接至第一驱动电源VDD，且第一电容器C1的另一电极可连接至第一节点N1。第一电容器C1充入与供应至第一节点N1的数据信号对应的电压，并且维持充电电压直到被供应下一帧的数据信号为止。
第二电容器C2的一个电极可连接至第二节点N2，且第二电容器C2的另一电极可连接至施加有第二驱动电源VSS的第二电力线PL2。因此，第二电容器C2可减少发光单元EMU的发光元件LD的耦合。
在图3A和图3B中，像素电路144示出为包括用于向像素PXL的内部传递数据信号的第一晶体管T1、用于存储数据信号的第一电容器C1、用于向发光元件LD供应与数据信号对应的驱动电流的第二晶体管T2以及用于减少发光元件LD的耦合的第二电容器C2。
然而，本公开不限于此，且像素电路144的结构可不同地、适当地修改并实施。在示例中，像素电路144还可包括一个或多个晶体管元件，诸如用于补偿第二晶体管T2的阈值电压的晶体管元件、用于初始化第一节点N1的晶体管元件和/或用于控制发光元件LD的发射时间的晶体管元件，或者诸如用于使第一节点N1的电压升压的升压电容器的其他合适的电路元件。
此外，虽然图3A和图3B中示出了其中包括在像素电路144中的晶体管(例如，第一晶体管T1和第二晶体管T2)中的全部实现为P型晶体管的实施方式，但是本公开不限于此。例如，包括在像素电路144中的第一晶体管T1和第二晶体管T2中的至少一者可实现为N型晶体管。
像素电路144的配置不限于图3A和图3B中所示的实施方式。例如，像素电路144可根据图3C和图3D中所示的实施方式配置。
如图3C和图3D中所示，像素电路144可连接至像素PXL的扫描线Si和数据线Dj。在示例中，当假设像素PXL设置在显示区域DA的第i行和第j列上时，对应的像素PXL的像素电路144可连接至显示区域DA的第i扫描线Si和第j数据线Dj。
在某些实施方式中，像素电路144还可连接至一条或多条其他扫描线。例如，设置在显示区域DA的第i行上的像素PXL还可连接至第(i-1)扫描线Si-1和/或第(i+1)扫描线Si+1。另外，在某些实施方式中，除了第一驱动电源VDD和第二驱动电源VSS之外，像素电路144还可连接至第三电源。例如，像素电路144也可连接至初始化电源Vint。
像素电路144可包括第一晶体管T1至第七晶体管T7以及第一电容器C1和第二电容器C2。
第一晶体管(例如，驱动晶体管)T1的一个电极(例如，源电极)可经由第五晶体管T5连接至第一驱动电源VDD，且第一晶体管T1的另一电极(例如，漏电极)可经由第六晶体管T6连接至发光元件LD的一端部。此外，第一晶体管T1的栅电极可连接至第一节点N1。第一晶体管T1配置成与第一节点N1的电压对应地控制经由发光元件LD在第一驱动电源VDD与第二驱动电源VSS之间流动的驱动电流的量。
第二晶体管(例如，开关晶体管)T2可连接在与像素PXL连接的第j数据线Dj和第一晶体管T1的源电极之间。此外，第二晶体管T2的栅电极可连接至与像素PXL连接的第i扫描线Si。第二晶体管T2可在具有栅极导通电压(例如，低电压)的扫描信号被供应至第i扫描线Si时导通，以将第j数据线Dj电连接至第一晶体管T1的源电极。因此，当第二晶体管T2导通时，从第j数据线Dj供应的数据信号传递到第一晶体管T1。
第三晶体管T3可连接在第一晶体管T1的漏电极与第一节点N1之间。此外，第三晶体管T3的栅电极可连接至第i扫描线Si。第三晶体管T3可在从第i扫描线Si供应具有栅极导通电压的扫描信号时导通，以将第一晶体管T1的漏电极和第一节点N1彼此电连接。
第四晶体管T4可连接在第一节点N1和施加有初始化电源Vint的初始化电力线IPL之间。此外，第四晶体管T4的栅电极可连接至前一扫描线，例如，第(i-1)扫描线Si-1。第四晶体管T4可在具有栅极导通电压的扫描信号被供应至第(i-1)扫描线Si-1时导通，以将初始化电源Vint的电压传递至第一节点N1。初始化电源Vint可具有等于或小于数据信号的最低电压的电压。
第五晶体管T5可连接在第一驱动电源VDD与第一晶体管T1之间。此外，第五晶体管T5的栅电极可连接至相应的发射控制线，例如，第i发射控制线Ei。第五晶体管T5可在具有栅极截止电压的发射控制信号被供应至第i发射控制线Ei时截止，并且可在其他情况下导通。
第六晶体管T6可连接在第一晶体管T1与发光元件LD的一端部之间。此外，第六晶体管T6的栅电极可连接至第i发射控制线Ei。第六晶体管T6可在具有栅极截止电压的发射控制信号被供应至第i发射控制线Ei时截止，并且可在其他情况下导通。
第七晶体管T7可连接在发光元件LD的一端部与初始化电力线IPL之间。此外，第七晶体管T7的栅电极可连接至下一级的扫描线中的任一者(例如，第(i+1)扫描线Si+1)。第七晶体管T7可在具有栅极导通电压的扫描信号被供应至第(i+1)扫描线Si+1时导通，以将初始化电源Vint的电压供应至发光元件LD的一端部。
第一电容器C1可连接在第一驱动电源VDD与第一节点N1之间。第一电容器C1可存储与在每个帧周期中供应至第一节点N1的数据信号和第一晶体管T1的阈值电压对应的电压。
第二电容器C2可连接在第二节点N2与第二电力线PL2之间。第二电容器C2可减少发光单元EMU的发光元件LD的耦合。
在本公开的实施方式中，像素PXL还可包括连接在施加有接地电压GND的第三电力线PL3与第二节点N2之间的对齐单元145。虽然如图3A至图3D中所示，对齐单元145是独立于像素电路144设置的组件，但是在其他实施方式中，对齐单元145可以是实质上包括在像素电路144中的组件。
如图3A和图3C中所示，对齐单元145可包括一个开关SW和用于控制开关SW的接通/断开的控制信号线CSi。
在本公开的实施方式中，开关SW可以是晶体管。开关SW可包括连接至控制信号线CSi的栅电极、连接至第三电力线PL3的第一端子和连接至第二节点N2的第二端子。开关SW在从控制信号线CSi供应具有能够使开关SW接通的电压(例如，低电压)的控制信号时接通，以将第三电力线PL3和第二节点N2彼此电连接。施加至第三电力线PL3的接地电压GND可被供应至第二导电线CL2和第一电极EL1，第二导电线CL2和第一电极EL1连接至第二节点N2。
当包括在对齐单元145中的开关SW接通时，对齐电压(例如，AC电压)可施加至第二电力线PL2。施加至第二电力线PL2的对齐电压可传递至第二电极EL2和第一导电线CL1。当开关SW接通时，接地电压GND可施加至第一电极EL1和第二导电线CL2中的每个，并且对齐电压可施加至第二电极EL2和第一导电线CL1中的每个。
由于施加至第一电极EL1的接地电压GND和施加至第一导电线CL1的对齐电压，可以形成因第一电极EL1与第一导电线CL1之间的电势差引起的电场。由于施加至第一导电线CL1的对齐电压和施加至第二导电线CL2的接地电压GND，可以形成因第一导电线CL1与第二导电线CL2之间的电势差引起的电场。此外，由于施加至第二导电线CL2的接地电压GND和施加至第二电极EL2的对齐电压，可以形成因第二导电线CL2与第二电极EL2之间的电势差引起的电场。
在本公开的实施方式中，包括在对齐单元145中的开关SW可在混合有发光元件LD的液体溶液喷射和/或施加到对应的像素PXL中之后接通，以通过在对应的像素PXL中形成电场来诱导发光元件LD的对齐。在完成对应的像素PXL中的发光元件LD的对齐之后，包括在对齐单元145中的开关SW可断开。
当开关SW接通时，分别在第一电极EL1与第一导电线CL1之间、第一导电线CL1与第二导电线CL2之间以及第二导电线CL2与第二电极EL2之间形成电场。因此，发光元件LD可通过电场在对应的像素PXL中对齐。
当完成发光元件LD在像素PXL中的对齐时，具有能够使开关SW断开的电压(例如，高电压)的控制信号从控制信号线CSi被供应至开关SW，以断开开关SW。当开关SW断开时，第二节点N2和第三电力线PL3可彼此电分离。在开关SW断开之后，第二驱动电源VSS的电压施加至第二电力线PL2。
对齐单元145的配置不限于图3A和图3C中所示的实施方式。例如，对齐单元145可根据图3B和图3D中所示的实施方式配置。
参照图3B和图3D，对齐单元145可包括第一开关SW1至第三开关SW3以及用于控制第一开关SW1至第三开关SW3中的每个的接通/断开的控制信号线CSi。
当对齐单元145包括第一开关SW1至第三开关SW3时，发光单元EMU的第一导电线CL1和第二导电线CL2中的每个可连接至第一开关SW1至第三开关SW3之中的开关中的任一者。
在本公开的实施方式中，第一开关SW1至第三开关SW3可以以具有与包括在像素电路144中的晶体管相同的类型的晶体管实施。另外，第一开关SW1至第三开关SW3可以以相同类型的晶体管实施，以通过一个控制信号导通/截止(例如，并发地或同时导通/截止)。
第一开关SW1可连接在第三电力线PL3与第二节点N2之间。第一开关SW1可在从控制信号线CSi供应具有能够使第一开关SW1接通的电压(例如，低电压)的控制信号时接通，以将第三电力线PL3和第二节点N2彼此电连接。施加至第三电力线PL3的接地电压GND可供应至与第二节点N2连接的第一电极EL1。
第二开关SW2可连接在第二节点N2与第二导电线CL2之间。第二开关SW2可在第一开关SW1接通时并发地(例如，同时)接通，以将第二导电线CL2和第二节点N2彼此电连接。施加至第三电力线PL3的接地电压GND可供应至与第二节点N2连接的第二导电线CL2。
第三开关SW3可连接在第二电力线PL2与第一导电线CL1之间。第三开关SW3可在第一开关SW1和第二开关SW2接通时并发地(例如，同时)接通，以将第一导电线CL1电连接至第二电极EL2。由于第二电极EL2电连接至第二电力线PL2，因此在第三开关SW3接通时，第一导电线CL1可电连接至第二电力线PL2。
当包括在对齐单元145中的第一开关SW1至第三开关SW3接通时，施加至第二电力线PL2的对齐电压可传递至第二电极EL2和第一导电线CL1。
在本公开的实施方式中，包括在对齐单元145中的第一开关SW1至第三开关SW3的栅电极共同地连接至控制信号线CSi。因此，第一开关SW1至第三开关SW3可在从控制信号线CSi供应具有能够使每个开关接通的电压的控制信号时并发地(例如，同时)接通，并且可在从控制信号线CSi供应具有能够使每个开关断开的电压(例如，高电压)的控制信号时并发地(例如，同时)断开。
当第一开关SW1至第三开关SW3接通时，接地电压GND可施加至第一电极EL1和第二导电线CL2中的每个，并且对齐电压可施加至第二电极EL2和第一导电线CL1中的每个。因此，可分别通过第一电极EL1与第一导电线CL1之间、第一导电线CL1与第二导电线CL2之间以及第二导电线CL2与第二电极EL2之间的电势差形成电场。
在本公开的实施方式中，包括在对齐单元145中的第一开关SW1至第三开关SW3可在发光元件LD在对应的像素PXL中对齐之前接通，并且可在完成发光元件LD的对齐之后断开。
当第一开关SW1至第三开关SW3接通时，发光元件LD可通过分别在第一电极EL1与第一导电线CL1之间、第一导电线CL1与第二导电线CL2之间以及第二导电线CL2与第二电极EL2之间形成的电场在对应的像素PXL中对齐。
当完成发光元件LD在像素PXL中的对齐时，具有能够使第一开关SW1至第三开关SW3断开的电压的控制信号从控制信号线CSi供应至第一开关SW1至第三开关SW3，使得第一开关SW1至第三开关SW3断开。
当第一开关SW1断开时，第二节点N2和第三电力线PL3可彼此电隔离。当第二开关SW2断开时，第二导电线CL2可与第二节点N2和第一电极EL1电隔离以处于浮置状态中。当第三开关SW3断开时，第一导电线CL1可与第二电力线PL2和第二电极EL2电隔离以处于浮置状态中。换言之，当包括在对齐单元145中的第一开关SW1至第三开关SW3断开时，第一导电线CL1和第二导电线CL2中的每个可变成电绝缘浮置电极。
当第一开关SW1至第三开关SW3断开时，第二驱动电源VSS的电压施加至第二电力线PL2。
如上所述，在发光元件LD在像素PXL中对齐且第一开关SW1至第三开关SW3断开之后，对应的像素PXL的发光单元EMU可包括在前向方向上串联连接在第一驱动电源VDD与第二驱动电源VSS之间以形成有效光源的第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。在本公开的实施方式中，第一发光元件LD1可以是设置在第一电极EL1与作为浮置电极的第一导电线CL1之间的发光元件LD中的任一者，第二发光元件LD2可以是设置在第一导电线CL1与作为浮置电极的第二导电线CL2之间的发光元件LD中的任一者，且第三发光元件LD3可以是设置在第二导电线CL2与第二电极EL2之间的发光元件LD中的任一者。
在本公开的实施方式中，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可在前向方向上串联连接在第一驱动电源VDD与第二驱动电源VSS之间。例如，第一发光元件LD1的一端部可通过第一电极EL1连接至第一驱动电源VDD，且第一发光元件LD1的另一端部可通过第一导电线CL1连接至第二发光元件LD2的一端部。第二发光元件LD2的一端部可连接至第一发光元件LD1的另一端部，且第二发光元件LD2的另一端部可通过第二导电线CL2连接至第三发光元件LD3的一端部。第三发光元件LD3的一端部可连接至第二发光元件LD2的另一端部，且第三发光元件LD3的另一端部可通过第二电极EL2连接至第二驱动电源VSS。在以上所描述的方法中，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可顺序地串联连接在发光单元EMU的第一电极EL1和第二电极EL2之间。例如，每个发光元件LD可经由第一电极EL1、第一导电线CL1、第二导电线CL2和第二电极EL2顺序地串联连接。
如上所述，发光单元EMU可配置成包括具有彼此并联连接的多个发光元件LD的一个或多个串联级。例如，发光单元EMU可配置成串联/并联组合结构。
可适用于本公开的像素PXL的结构不限于图3A至图3D中所示的实施方式，且对应的像素PXL可具有各种合适的结构。在本公开的另一实施方式中，每个像素PXL可配置在无源发光显示装置的内部等处。因此，像素电路144可被省略，且包括在发光单元EMU中的发光元件LD的两个端部可直接连接至扫描线Si-1、Si和Si+1、数据线Dj、施加有第一驱动电源VDD的第一电力线PL1、施加有第二驱动电源VSS的第二电力线PL2和/或控制线。
在像素PXL中，发光元件LD通过使用对齐单元145在对应的像素PXL的期望区域中对齐，且包括在对齐单元145中的一个或多个开关在发光元件LD对齐之后断开，使得对应的像素PXL能够相对于邻近的像素PXL单独地驱动。因此，可省略移除对齐线的一部分以相对于邻近的像素PXL单独地驱动一个像素PXL的工艺等，使得可以简化根据本公开的实施方式的显示装置的制造工艺。
通常，在相关领域的显示装置中，第一对齐电压通过共同连接至像素PXL的第一对齐线施加至每个像素PXL的第一电极EL1，且与第一对齐电压不同的第二对齐电压通过共同连接至像素PXL的第二对齐线施加至每个像素PXL的第二电极EL2。由于施加至像素PXL中的每个的第一电极EL1的第一对齐电压和施加至像素PXL中的每个的第二电极EL2的第二对齐电压，在每个像素PXL的第一电极EL1和第二电极EL2之间形成电场。喷射和/或施加到像素PXL中的每个中的发光元件LD通过电场在每个像素PXL的第一电极EL1和第二电极EL2之间对齐。为了在发光元件LD对齐之后相对于邻近的像素PXL单独地驱动每个像素PXL，通过移除共同连接至像素PXL的第一对齐线的一部分以每个像素PXL为单位切断第一对齐线，使得像素PXL的第一电极EL1能够与邻近的像素PXL中的每个的第一电极EL1电隔离。以每个像素PXL为单位切断的第一对齐线用于驱动在像素PXL中对齐的发光元件LD。
在相关领域的显示装置中移除对齐线的一部分的上述工艺通过例如湿蚀刻工艺执行。设置和/或形成在像素PXL中的诸如第一电极EL1、第二电极EL2等的一些组件可能因在执行湿蚀刻工艺时所使用的蚀刻剂而被损坏。
因此，在本公开的实施方式中，像素PXL中的每个使用对齐单元145单独地被驱动，使得能够通过省略移除对齐线的一部分的工艺来防止设置在每个像素PXL中的组件因湿蚀刻工艺中所使用的蚀刻剂而损坏。因此，改善了根据本公开的实施方式的显示装置的可靠性。
另外，在本公开的实施方式中，当像素PXL的发光单元EMU通过将多个发光元件LD以串联/并联组合结构连接而配置时，可以更容易地调整驱动电流/电压条件以适合期望产品的规格，并且可以减少由短路引起的缺陷率。
图4是示出图3D中所示的像素的平面图，且图5是沿着图4中所示的线I-I'截取的截面图。图6是对应于图4中所示的线I-I'的截面图并且示出图5中所示的第一堤的另一实现方式。图7是对应于图4中所示的线I-I'的截面图，并且示出其中封盖层设置在图5中所示的第一电极与接触电极之间以及第二电极与接触电极之间的实施方式。图8是沿着图4中所示的线II-II'截取的截面图。图9A至图9H是针对每个层示意性地示出图4中所示的像素的组件的平面图。
在图4中，基于设置在提供于显示区域中的第i行和第j列上的一个像素PXL，示出了连接至一个像素PXL的三条扫描线Si-1、Si和Si+1、发射控制线Ei、第一电力线PL1至第三电力线PL3、控制信号线CSi、数据线Dj以及初始化电力线IPL。
在图4至图8、图9B和图9D中，为便于描述，位于第(i-1)行上的扫描线被称为“第(i-1)扫描线Si-1”，位于第i行上的扫描线被称为“第i扫描线Si”，位于第(i+1)行上的扫描线被称为“第(i+1)扫描线Si+1”，位于第i行上的发射控制线被称为“发射控制线Ei”，位于第j列上的数据线被称为“数据线Dj”，位于第j列上的第一电力线被称为“第一电力线PL1”，位于第j列上的第二电力线被称为“第二电力线PL2”，位于第j列上的第三电力线被称为“第三电力线PL3”，并且位于第i行上的控制信号线被称为“控制信号线CSi”。
另外，在图4至图8中，通过将每个电极示出为单个电极层且将每个绝缘层示出为单个绝缘层来简化一个像素PXL的结构。然而，本公开不限于此。
参照图1A、图2、图3D、图4至图8以及图9A至图9H，根据本公开的实施方式的显示装置可包括衬底SUB、线单元和一个或多个像素PXL。
衬底SUB可包括透明的绝缘材料，使得光可通过其透射。衬底SUB可以是刚性衬底或柔性衬底。
刚性衬底可包括玻璃衬底、石英衬底、玻璃陶瓷衬底和晶体玻璃衬底。
柔性衬底可包括具有聚合物有机材料的膜衬底和塑料衬底。例如，柔性衬底可包括聚醚砜(PES)、聚丙烯酸酯(PA)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚芳酯(PAR)、聚酰亚胺(PI)、聚碳酸脂(PC)、三乙酸纤维素(TAC)和乙酸丙酸纤维素(CAP)中的一种或多种。另外，柔性衬底可包括纤维玻璃增强塑料(FRP)。
应用至衬底SUB的材料可在显示装置的制造工艺中具有对高工艺温度的抗性(或耐热性)。在本公开的实施方式中，衬底SUB的全部或至少一部分可以是柔性的。
线单元可向设置在显示区域DA中的像素PXL提供信号，并且可包括扫描线Si-1、Si和Si+1、数据线Dj、发射控制线Ei、第一电力线PL1至第三电力线PL3、初始化电力线IPL、控制信号线CSi以及第一屏蔽电极线SDL1至第三屏蔽电极线SDL3。
扫描线Si-1、Si和Si+1可在第一方向DR1上延伸。扫描线Si-1、Si和Si+1可包括沿着与第一方向DR1相交的第二方向DR2顺序布置的第(i-1)扫描线Si-1、第i扫描线Si和第(i+1)扫描线Si+1。扫描线Si-1、Si和Si+1可设置和/或形成在栅极绝缘层GI上。栅极绝缘层GI可以是由无机材料制成(或包括无机材料)的无机绝缘层。
扫描信号可被供应至扫描线Si-1、Si和Si+1。例如，第(i-1)扫描信号可被供应至第(i-1)扫描线Si-1，第i扫描信号可被供应至第i扫描线Si，且第(i+1)扫描信号可被供应至第(i+1)扫描线Si+1。
发射控制线Ei可在第一方向DR1上延伸，并且可设置成当在平面上观察时在第i扫描线Si与第(i+1)扫描线Si+1之间与第i扫描线Si和第(i+1)扫描线Si+1中的每个间隔开。发射控制信号可施加至发射控制线Ei。发射控制线Ei可设置在与扫描线Si-1、Si和Si+1相同的层中，并且可包括与扫描线Si-1、Si和Si+1相同的(或基本相同上的)材料。发射控制线Ei可设置和/或形成在栅极绝缘层GI上。
控制信号线CSi可在第一方向DR1上延伸并且可设置成当在平面上观察时与第(i-1)扫描线Si-1间隔开。控制信号可施加至控制信号线CSi。控制信号线CSi可设置在与扫描线Si-1、Si和Si+1相同的层中，并且可包括与扫描线Si-1、Si和Si+1相同的(或基本上相同的)材料。控制信号线CSi可设置和/或形成在栅极绝缘层GI上。
数据线Dj可在第二方向DR2上延伸并且可沿着第一方向DR1布置。数据信号可施加至数据线Dj。数据线Dj可设置和/或形成在第二层间绝缘层ILD2上。第二层间绝缘层ILD2可以是由无机材料制成(或包括无机材料)的无机绝缘层或者由有机材料制成(或包括有机材料)的有机绝缘层。
初始化电力线IPL可沿着第二方向DR2延伸并且可设置成与数据线Dj间隔开。初始化电源Vint可施加至初始化电力线IPL。初始化电力线IPL可设置在与数据线Dj相同的层中，并且可包括与数据线Dj相同的(或基本上相同的)材料。初始化电力线IPL可设置和/或形成在第二层间绝缘层ILD2上。然而，本公开不限于此。在某些实施方式中，初始化电力线IPL可设置和/或形成在位于数据线Dj与扫描线Si-1、Si和Si+1之间的第一层间绝缘层ILD1上。
第一电力线PL1可沿着第二方向DR2延伸并且可设置成与数据线Dj间隔开。第一驱动电源VDD可施加至第一电力线PL1。
第三电力线PL3可沿着第二方向DR2延伸并且可设置成与第一电力线PL1间隔开。接地电压GND可施加至第三电力线PL3。
在本公开的实施方式中，第一电力线PL1和第三电力线PL3可设置在与数据线Dj相同的层中，并且可包括与数据线Dj相同的(或基本上相同的)材料。第一电力线PL1和第三电力线PL3可设置和/或形成在第二层间绝缘层ILD2上。
第二电力线PL2可沿着第二方向DR2延伸，并且可设置在第一电力线PL1上，且第二电力线PL2与第一电力线PL1之间插置有第三层间绝缘层ILD3。第二驱动电源VSS可施加至第二电力线PL2。
第一屏蔽电极线SDL1可沿着第二方向DR2延伸并且可设置成与第二电力线PL2间隔开。
第二屏蔽电极线SDL2可沿着第二方向DR2延伸并且可设置成与第一屏蔽电极线SDL1间隔开。
第三屏蔽电极线SDL3可沿着第二方向DR2延伸并且可设置成与第二屏蔽电极线SDL2间隔开。
在本公开的实施方式中，第一屏蔽电极线SDL1、第二屏蔽电极线SDL2和第三屏蔽电极线SDL3可设置在与第二电力线PL2相同的层中，并且可包括与第二电力线PL2相同的(或基本上相同的)材料。第一屏蔽电极线SDL1、第二屏蔽电极线SDL2和第三屏蔽电极线SDL3可设置和/或形成在第三层间绝缘层ILD3上。
像素PXL可包括具有一个或多个发光元件LD的显示元件层DPL和驱动发光元件LD的像素电路层PCL。
像素电路层PCL可包括用于使发光元件LD在像素PXL的发光区域EMA中对齐的对齐单元145、用于驱动发光元件LD的像素电路144、以及覆盖对齐单元145和像素电路144的保护层PSV。
显示元件层DPL可包括发光元件LD、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、接触电极CNE等。
为便于描述，将在描述像素电路层PCL之后描述显示元件层DPL。
像素电路144可包括第一晶体管T1至第七晶体管T7以及第一电容器C1和第二电容器C2。对齐单元145可包括第一开关SW1至第三开关SW3。
像素电路144和对齐单元145可设置(或形成)在衬底SUB上，且缓冲层BFL插置在它们之间。
缓冲层BFL可防止或基本上防止杂质扩散到第一晶体管T1至第七晶体管T7以及第一开关SW1至第三开关SW3中的每个中。缓冲层BFL可设置成单层，但在其他实施方式中，缓冲层BFL可具有包括多个层的多层结构。当缓冲层BFL具有多层结构时，层可由相同的(或基本上相同的)材料形成或者可由不同的材料形成。缓冲层BFL可根据衬底SUB的材料和工艺条件被省略。
第一晶体管T1可包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1、第一漏电极DE1和第一连接电极CNL1。
第一栅电极GE1可连接至第3a晶体管T3a的第3a漏电极DE3a和第4b晶体管T4b的第4b漏电极DE4b。
第一连接电极CNL1的一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第一接触开口(例如，第一接触孔)CH1连接至第3a漏电极DE3a和第4b漏电极DE4b中的每个。第一连接电极CNL1的另一端可通过穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二接触开口(例如，第二接触孔)CH2连接至第一栅电极GE1。
第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第一源电极SE1和第一漏电极DE1可由掺杂有杂质的半导体层形成，且第一有源图案ACT1可由未掺杂(或者不掺杂)杂质的半导体层形成。
第一有源图案ACT1可具有在一方向上延伸的条形状并且可具有沿着延伸方向弯曲多次的形状。当在平面上观察时，第一有源图案ACT1可与第一栅电极GE1重叠。第一有源图案ACT1形成为长形(例如，具有延伸的形状)，使得第一晶体管T1的沟道区域能够形成为长形(例如，可具有延伸的形状)。因此，施加至第一晶体管T1的栅极电压的驱动范围加宽(或增加)。因此，可以精细地控制从发光元件LD发射的光的灰度。
第一源电极SE1可连接至第一有源图案ACT1的一端。另外，第一源电极SE1可连接至第二晶体管T2的第二漏电极DE2和第五晶体管T5的第五漏电极DE5。第一漏电极DE1可连接至第一有源图案ACT1的另一端。另外，第一漏电极DE1可连接至第3a晶体管T3a的第3a源电极SE3a和第六晶体管T6的第六源电极SE6。
第二晶体管T2可包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可连接至第i扫描线Si。第二栅电极GE2可以是第i扫描线Si的一部分或者可具有从第i扫描线Si突出的形状。
第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可由未掺杂(例如，不掺杂)杂质或掺杂有杂质的半导体层形成。例如，第二源电极SE2和第二漏电极DE2可由掺杂有杂质的半导体层形成，且第二有源图案ACT2可由未掺杂(或不掺杂)杂质的半导体层形成。
第二有源图案ACT2对应于与第二栅电极GE2重叠的部分。第二源电极SE2的一端连接至第二有源图案ACT2，且第二源电极SE2的另一端通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第五接触开口(例如，第五接触孔)CH5连接至第j数据线Dj。第二漏电极DE2的一端连接至第二有源图案ACT2，且第二漏电极DE2的另一端连接至第一晶体管T1的第一源电极SE1和第五晶体管T5的第五漏电极DE5。
第三晶体管T3可具有双栅结构以防止或减少漏电流。例如，第三晶体管T3可包括第3a晶体管T3a和第3b晶体管T3b。
第3a晶体管T3a可包括第3a栅电极GE3a、第3a有源图案ACT3a、第3a源电极SE3a和第3a漏电极DE3a。第3b晶体管T3b可包括第3b栅电极GE3b、第3b有源图案ACT3b、第3b源电极SE3b和第3b漏电极DE3b。
第3a栅电极GE3a和第3b栅电极GE3b中的每个可连接至第i扫描线Si。第3a栅电极GE3a和第3b栅电极GE3b中的每个可以是第i扫描线Si的一部分或者可为从第i扫描线Si突出的形状。
第3a有源图案ACT3a和第3b有源图案ACT3b、第3a源电极SE3a和第3b源电极SE3b以及第3a漏电极DE3a和第3b漏电极DE3b中的每个可由掺杂有杂质或未掺杂杂质的半导体层形成。例如，第3a源电极SE3a和第3b源电极SE3b以及第3a漏电极DE3a和第3b漏电极DE3b中的每个可由掺杂有杂质的半导体层形成，并且第3a有源图案ACT3a和第3b有源图案ACT3b中的每个可由未掺杂杂质的半导体层形成。第3a有源图案ACT3a对应于与第3a栅电极GE3a重叠的部分，且第3b有源图案ACT3b对应于与第3b栅电极GE3b重叠的部分。
第3a源电极SE3a的一端可连接至第3a有源图案ACT3a，且第3a源电极SE3a的另一端可连接至第一晶体管T1的第一漏电极DE1和第六晶体管T6的第六源电极SE6。第3a漏电极DE3a的一端可连接至第3a有源图案ACT3a，且第3a漏电极DE3a的另一端可连接至第3b晶体管T3b的第3b源电极SE3b。
第3b源电极SE3b的一端可连接至第3b有源图案ACT3b，且第3b源电极SE3b的另一端可连接至第3a晶体管T3a的第3a漏电极DE3a。第3b漏电极DE3b的一端可连接至第3b有源图案ACT3b，且第3b漏电极DE3b的另一端可连接至第4b晶体管T4b的第4b漏电极DE4b。另外，第3b漏电极DE3b的另一端可经由第一接触开口CH1和第二接触开口CH2以及第一连接电极CNL1连接至第一栅电极GE1。
类似于第三晶体管T3，第四晶体管T4可具有双栅结构以防止或减少漏电流。例如，第四晶体管T4可包括第4a晶体管T4a和第4b晶体管T4b。
第4a晶体管T4a可包括第4a栅电极GE4a、第4a有源图案ACT4a、第4a源电极SE4a和第4a漏电极DE4a。第4b晶体管T4b可包括第4b栅电极GE4b、第4b有源图案ACT4b、第4b源电极SE4b和第4b漏电极DE4b。
第4a栅电极GE4a和第4b栅电极GE4b中的每个可连接至第(i-1)扫描线Si-1。第4a栅电极GE4a和第4b栅电极GE4b中的每个可以是第(i-1)扫描线Si-1的一部分或者可为从第(i-1)扫描线Si-1突出的形状。
第4a有源图案ACT4a和第4b有源图案ACT4b、第4a源电极SE4a和第4b源电极SE4b以及第4a漏电极DE4a和第4b漏电极DE4b中的每个可由掺杂有杂质或未掺杂杂质的半导体层形成。例如，第4a源电极SE4a和第4b源电极SE4b以及第4a漏电极DE4a和第4b漏电极DE4b中的每个可由掺杂有杂质的半导体层形成，并且第4a有源图案ACT4a和第4b有源图案ACT4b中的每个可由未掺杂杂质的半导体层形成。第4a有源图案ACT4a对应于与第4a栅电极GE4a重叠的部分，且第4b有源图案ACT4b对应于与第4b栅电极GE4b重叠的部分。
第4a源电极SE4a的一端可连接至第4a有源图案ACT4a，且第4a源电极SE4a的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第六接触开口(例如，第六接触孔)CH6连接至初始化电力线IPL。第4a漏电极DE4a的一端可连接至第4a有源图案ACT4a，且第4a漏电极DE4a的另一端可连接至第4b晶体管T4b的第4b源电极SE4b。
第4b源电极SE4b的一端可连接至第4b有源图案ACT4b，且第4b源电极SE4b的另一端可连接至第4a晶体管T4a的第4a漏电极DE4a。第4b漏电极DE4b的一端可连接至第4b有源图案ACT4b，且第4b漏电极DE4b的另一端可连接至第3b晶体管T3b的第3b漏电极DE3b。另外，第4b漏电极DE4b的另一端可通过第一接触开口CH1和第二接触开口CH2以及第一连接电极CNL1连接至第一晶体管T1的第一栅电极GE1。
第五晶体管T5可包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。
第五栅电极GE5可连接至发射控制线Ei。第五栅电极GE5可以是发射控制线Ei的一部分或者可为从发射控制线Ei突出的形状。
第五有源图案ACT5、第五源电极SE5和第五漏电极DE5可由未掺杂杂质或掺杂有杂质的半导体层形成。在一个示例中，第五源电极SE5和第五漏电极DE5可由掺杂有杂质的半导体层形成，且第五有源图案ACT5可由未掺杂杂质的半导体层形成。
第五有源图案ACT5可对应于与第五栅电极GE5重叠的部分。
第五源电极SE5的一端可连接至第五有源图案ACT5，且第五源电极SE5的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第四接触开口(例如，第四接触孔)CH4连接至第一电力线PL1。第五漏电极DE5的一端可连接至第五有源图案ACT5，且第五漏电极DE5的另一端可连接至第一晶体管T1的第一源电极SE1和第二晶体管T2的第二漏电极DE2。
第六晶体管T6可包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。
第六栅电极GE6可连接至发射控制线Ei。第六栅电极GE6可以是发射控制线Ei的一部分或者可为从发射控制线Ei突出的形状。
第六有源图案ACT6、第六源电极SE6和第六漏电极DE6可由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第六源电极SE6和第六漏电极DE6可由掺杂有杂质的半导体层形成，并且第六有源图案ACT6可由未掺杂杂质的半导体层形成。
第六有源图案ACT6可对应于与第六栅电极GE6重叠的部分。
第六源电极SE6的一端可连接至第六有源图案ACT6，且第六源电极SE6的另一端可连接至第一晶体管T1的第一漏电极DE1和第3a晶体管T3a的第3a源电极SE3a。第六漏电极DE6的一端可连接至第六有源图案ACT6，且第六漏电极DE6的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第七接触开口CH7连接至第二连接电极CNL2。
第二连接电极CNL2的一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第七接触开口(例如，第七接触孔)CH7连接至第六晶体管T6的第六漏电极DE6，且第二连接电极CNL2的另一端可通过穿透第三层间绝缘层ILD3的第八接触开口(例如，第八接触孔)CH8连接至延伸电极ETP。
延伸电极ETP可设置在第二连接电极CNL2上，且第三层间绝缘层ILD3插置在延伸电极ETP与第二连接电极CNL2之间。延伸电极ETP的一端可通过第八接触开口CH8连接至第二连接电极CNL2，且延伸电极ETP的另一端可通过穿透保护层PSV的第二十二接触开口(第二十二接触孔)CH22连接至第二突出电极PRP2。
第七晶体管T7可包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。
第七栅电极GE7可连接至第(i+1)扫描线Si+1。第七栅电极GE7可以是第(i+1)扫描线Si+1的一部分或者可为从第(i+1)扫描线Si+1突出的形状。
第七有源图案ACT7、第七源电极SE7和第七漏电极DE7可由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第七源电极SE7和第七漏电极DE7可由掺杂有杂质的半导体层形成，并且第七有源图案ACT7可由未掺杂杂质的半导体层形成。
第七有源图案ACT7可对应于与第七栅电极GE7重叠的部分。
第七源电极SE7的一端可连接至第七有源图案ACT7，且第七源电极SE7的另一端可连接至第六晶体管T6的第六漏电极DE6。
第七漏电极DE7的一端可连接至第七有源图案ACT7，且第七漏电极DE7的另一端可通过接触开口(例如，接触孔)电连接至与第(i+1)行上的像素连接的初始化电力线IPL。因此，第七漏电极DE7的另一端可连接至设置在第(i+1)行上的像素的第四晶体管的第4a源电极。
第一电容器C1可包括第一下部电极LE1和第一上部电极UE1。
第一下部电极LE1可与第一晶体管T1的第一栅电极GE1一体地设置(例如，与其形成为一体)。当第一下部电极LE1与第一栅电极GE1一体地设置时，第一下部电极LE1可以是第一栅电极GE1的一部分。
第一上部电极UE1可与第一下部电极LE1重叠。当在平面上观察时，第一上部电极UE1可覆盖第一下部电极LE1。第一上部电极UE1和第一下部电极LE1的重叠区域可加宽，使得第一电容器C1的电容可增加。第一上部电极UE1可通过穿透第二层间绝缘层ILD2的第三接触开口(例如，第三接触孔)CH3电连接至第一电力线PL1。因此，施加至第一电力线PL1的第一驱动电源VDD可传递至第一上部电极UE1。第一上部电极UE1可包括与形成有第二接触开口CH2的区域对应的开口OPN，其中，第一晶体管T1的第一栅电极GE1和第一连接电极CNL1通过第二接触开口CH2连接。
第二电容器C2可包括第二下部电极LE2和第二上部电极UE2。
当在平面上观察时，第二下部电极LE2可定位在发射控制线Ei与第(i+1)扫描线Si+1之间，并且可与第一下部电极LE1设置在相同的平面上。第二下部电极LE2可通过穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十六接触开口(例如，第二十六接触孔)CH26连接至第三连接电极CNL3。
第三连接电极CNL3的一端可通过穿透第三层间绝缘层ILD3的第二十一接触开口(例如，第二十一接触孔)CH21连接至第二电力线PL2，且第三连接电极CNL3的另一端可通过第二十六接触开口CH26电连接至第二下部电极LE2。由于第三连接电极CNL3连接至第二电力线PL2，因此施加至第二电力线PL2的第二驱动电源VSS可通过第三连接电极CNL3传递至第二下部电极LE2。
当在平面上观察时，第二上部电极UE2可与第二下部电极LE2重叠并且可覆盖第二下部电极LE2。第二上部电极UE2和第二下部电极LE2的重叠区域可被加宽，使得第二电容器C2的电容可增加。第二上部电极UE2可通过穿透第二层间绝缘层ILD2的第九接触开口(例如，第九接触孔)CH9连接至第二连接电极CNL2。
接下来，将进一步描述根据本公开的实施方式的对齐单元145中所包括的组件。
对齐单元145可包括第一开关SW1、第二开关SW2和第三开关SW3。在本公开的实施方式中，包括在对齐单元145中的第一开关SW1、第二开关SW2和第三开关SW3可配置为与开关元件(例如，晶体管)的类型相同的类型。另外，第一开关SW1、第二开关SW2和第三开关SW3可配置为具有与包括在像素电路144中的第一晶体管T1至第七晶体管T7的类型相同的类型的晶体管(例如，P型晶体管)。
第一开关SW1可包括第(1-1)端子SW1_1、第(1-2)端子SW1_2、第一开关栅电极GE_SW1和第一开关有源图案ACT_SW1。
第一开关有源图案ACT_SW1、第(1-1)端子SW1_1和第(1-2)端子SW1_2可由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第(1-1)端子SW1_1和第(1-2)端子SW1_2可由掺杂有杂质的半导体层形成，并且第一开关有源图案ACT_SW1可由未掺杂杂质的半导体层(例如，未掺杂的半导体层)形成。
第一开关栅电极GE_SW1可连接至控制信号线CSi。第一开关栅电极GE_SW1可以是控制信号线CSi的一部分或者可为从控制信号线CSi突出的形状。
当在平面上观察时，第一开关有源图案ACT_SW1可沿着第二方向DR2延伸并且可与第一开关栅电极GE_SW1重叠。
第(1-1)端子SW1_1的一端可连接至第一开关有源图案ACT_SW1，且第(1-1)端子SW1_1的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十三接触开口(例如，第十三接触孔)CH13连接至第一突出电极PRP1。第(1-2)端子SW1_2的一端可连接至第一开关有源图案ACT_SW1，且第(1-2)端子SW1_2的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十三接触开口(例如，第二十三接触孔)CH23连接至第一桥接图案BRP1。
在本公开的实施方式中，当第一开关SW1是晶体管时，第(1-1)端子SW1_1和第(1-2)端子SW1_2中的任一者可以是源电极，且第(1-1)端子SW1_1和第(1-2)端子SW1_2中的另一者可以是漏电极。
第一突出电极PRP1可具有沿着第一方向DR1从第三电力线PL3突出的形状并且可与第三电力线PL3一体地形成(或设置)。例如，第一突出电极PRP1可以是第三电力线PL3的一部分。因此，第(1-1)端子SW1_1的另一端可通过第一突出电极PRP1连接至第三电力线PL3。
第一桥接图案BRP1的一端可通过第二十三接触开口CH23连接至第一开关SW1的第(1-2)端子SW1_2，且第一桥接图案BRP1的另一端可通过穿透第三层间绝缘层ILD3的第十五接触开口(例如，第十五接触孔)CH15连接至第三屏蔽电极线SDL3。
第三屏蔽电极线SDL3可通过第十五接触开口CH15连接至第一桥接图案BRP1。另外，第三屏蔽电极线SDL3可通过穿透保护层PSV的第十六接触开口(例如，第十六接触孔)CH16连接至显示元件层DPL的第一电极EL1。第一电极EL1可设置和/或形成在第三屏蔽电极线SDL3上，且保护层PSV插置在第一电极EL1与第三屏蔽电极线SDL3之间。因此，当在平面上观察时，第一电极EL1可与第三屏蔽电极线SDL3重叠。
在本公开的实施方式中，第三屏蔽电极线SDL3可设置在第三层间绝缘层ILD3上以防止发光元件LD的对齐和/或驱动受到(或者实质上受到)由包括在像素电路144中的组件(诸如第一晶体管T1至第七晶体管T7等)感应的电场的影响。
在本公开的实施方式中，第三屏蔽电极线SDL3可包括在第一方向DR1上延伸的延伸电极ETP。延伸电极ETP可设置在与第三屏蔽电极线SDL3相同的层中，并且可包括与第三屏蔽电极线SDL3相同的(或基本上相同的)材料。例如，延伸电极ETP和第三屏蔽电极线SDL3可一体地形成以彼此电连接和/或物理连接。当延伸电极ETP和第三屏蔽电极线SDL3一体地设置和/或形成时，延伸电极ETP可以是第三屏蔽电极线SDL3的一个区域。
第二开关SW2可包括第(2-1)端子SW2_1、第(2-2)端子SW2_2、第二开关栅电极GE_SW2和第二开关有源图案ACT_SW2。
在本公开的实施方式中，当第二开关SW2是晶体管时，第(2-1)端子SW2_1和第(2-2)端子SW2_2中的任一者可以是源电极，且第(2-1)端子SW2_1和第(2-2)端子SW2_2中的另一者可以是漏电极。
第二开关有源图案ACT_SW2、第(2-1)端子SW2_1和第(2-2)端子SW2_2可由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第(2-1)端子SW2_1和第(2-2)端子SW2_2可由掺杂有杂质的半导体层形成，且第二开关有源图案ACT_SW2可由未掺杂杂质的半导体层形成。
第二开关栅电极GE_SW2可连接至控制信号线CSi。第二开关栅电极GE_SW2可以是控制信号线CSi的一部分或可为从控制信号线CSi突出的形状。
当在平面上观察时，第二开关有源图案ACT_SW2可沿着第二方向DR2延伸并且可与第二开关栅电极GE_SW2重叠。
第(2-1)端子SW2_1的一端可连接至第二开关有源图案ACT_SW2，且第(2-1)端子SW2_1的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十四接触开口(例如，第十四接触孔)CH14连接至第一突出电极PRP1。第(2-2)端子SW2_2的一端可连接至第二开关有源图案ACT_SW2，且第(2-2)端子SW2_2的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十四接触开口(例如，第二十四接触孔)CH24连接至第二桥接图案BRP2。
第二桥接图案BRP2的一端可通过第二十四接触开口CH24连接至第(2-2)端子SW2_2，并且第二桥接图案BRP2的另一端可通过穿透第三层间绝缘层ILD3的第十七接触开口(例如，第十七接触孔)CH17连接至第一屏蔽电极线SDL1。
第一屏蔽电极线SDL1可通过第十七接触开口CH17连接至第二桥接图案BRP2。另外，第一屏蔽电极线SDL1可通过穿透保护层PSV的第十八接触开口(例如，第十八接触孔)CH18连接至显示元件层DPL的第二导电线CL2。第二导电线CL2可设置和/或形成在第一屏蔽电极线SDL1上，且保护层PSV插置在第二导电线CL2与第一屏蔽电极线SDL1之间。因此，当在平面上观察时，第二导电线CL2可与第一屏蔽电极线SDL1重叠。
类似于第三屏蔽电极线SDL3，第一屏蔽电极线SDL1可设置在第三层间绝缘层ILD3上以防止发光元件LD的对齐和/或驱动受到(或者实质上受到)由包括在像素电路144中的组件感应的电场的影响。
第三开关SW3可包括第(3-1)端子SW3_1、第(3-2)端子SW3_2、第三开关栅电极GE_SW3和第三开关有源图案ACT_SW3。
在本公开的实施方式中，当第三开关SW3是晶体管时，第(3-1)端子SW3_1和第(3-2)端子SW3_2中的任一者可以是源电极，且第(3-1)端子SW3_1和第(3-2)端子SW3_2中的另一者可以是漏电极。
第三开关有源图案ACT_SW3、第(3-1)端子SW3_1和第(3-2)端子SW3_2可由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第(3-1)端子SW3_1和第(3-2)端子SW3_2可由掺杂有杂质的半导体层形成，且第三开关有源图案ACT_SW3可由未掺杂杂质的半导体层形成。
第三开关栅电极GE_SW3可连接至控制信号线CSi。第三开关栅电极GE_SW3可以是控制信号线CSi的一部分或者可为从控制信号线CSi突出的形状。
当在平面上观察时，第三开关有源图案ACT_SW3可沿着第二方向DR2延伸并且可与第三开关栅电极GE_SW3重叠。
第(3-1)端子SW3_1的一端可连接至第三开关有源图案ACT_SW3，并且第(3-1)端子SW3_1的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十二接触开口(例如，第十二接触孔)CH12连接至第四桥接图案BRP4。第(3-2)端子SW3_2的一端可连接至第三开关有源图案ACT_SW3，且第(3-2)端子SW3_2的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十五接触开口(例如，第二十五接触孔)CH25连接至第三桥接图案BRP3。
第三桥接图案BRP3的一端可通过第二十五接触开口CH25连接至第(3-2)端子SW3_2，且第三桥接图案BRP3的另一端可通过穿透第三层间绝缘层ILD3的第十九接触开口(例如，第十九接触孔)CH19连接至第二屏蔽电极线SDL2。
当在平面上观察时，第二屏蔽电极线SDL2可设置在第一屏蔽电极线SDL1与第三屏蔽电极线SDL3之间，并且与第一屏蔽电极线SDL1和第三屏蔽电极线SDL3中的每个间隔开。第二屏蔽电极线SDL2可通过第十九接触开口CH19连接至第三桥接图案BRP3。另外，第二屏蔽电极线SDL2可通过穿透保护层PSV的第二十接触开口(例如，第二十接触孔)CH20连接至显示元件层DPL的第一导电线CL1。第一导电线CL1可设置和/或形成在第二屏蔽电极线SDL2上，且保护层PSV插置在第一导电线CL1与第二屏蔽电极线SDL2之间。因此，当在平面上观察时，第一导电线CL1可与第二屏蔽电极线SDL2重叠。
类似于第一屏蔽电极线SDL1和第三屏蔽电极线SDL3，第二屏蔽电极线SDL2可设置在第三层间绝缘层ILD3上以防止发光元件LD的对齐和/或驱动受到(或者实质上受到)由包括在像素电路144中的组件感应的电场的影响。
第四桥接图案BRP4可具有沿着第一方向DR1延伸的形状。第四桥接图案BRP4的一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十二接触开口CH12连接至第(3-1)端子SW3_1。第四桥接图案BRP4的另一端可通过穿透第三层间绝缘层ILD3的第十一接触开口(例如，第十一接触孔)CH11连接至第二电力线PL2。
第二电力线PL2可通过第十一接触开口CH11连接至第四桥接图案BRP4。另外，第二电力线PL2可通过穿透保护层PSV的第十接触开口(例如，第十接触孔)CH10电连接至显示元件层DPL的第二电极EL2。
第二电极EL2可设置和/或形成在第二电力线PL2上，且保护层PSV插置在第二电极EL2与第二电力线PL2之间。因此，当在平面上观察时，第二电极EL2可与第二电力线PL2重叠。
在本公开的实施方式中，设置在像素PXL中的第一晶体管T1至第七晶体管T7以及第一开关SW1至第三开关SW3可以是LTPS薄膜晶体管，但是本公开不限于此。在某些实施方式中，第一晶体管T1至第七晶体管T7以及第一开关SW1至第三开关SW3可以是氧化物半导体薄膜晶体管。
在本公开的实施方式中，在完成发光元件LD在像素PXL的发光区域EMA中的对齐之后，第一开关SW1至第三开关SW3维持断开状态(例如，关断状态)。
保护层PSV可设置在第一晶体管T1至第七晶体管T7以及第一开关SW1至第三开关SW3之上以覆盖第一晶体管T1至第七晶体管T7以及第一开关SW1至第三开关SW3。
保护层PSV可包括无机绝缘层和设置在无机绝缘层上的有机绝缘层。无机绝缘层可包括硅氧化物(SiOx)和硅氮化物(SiNx)中的一种或多种。有机绝缘层可包括使得光能够通过其透射的有机绝缘材料(例如，透明的有机绝缘材料)。例如，有机绝缘层可包括光致抗蚀剂、聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的一种或多种。
接下来，将进一步描述包括在像素PXL中的显示元件层DPL。
显示元件层DPL可包括设置在保护层PSV上的第一堤PW、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、第二堤BNK、多个发光元件LD以及接触电极CNE。
第一堤PW可设置在像素PXL的发光区域EMA中的保护层PSV上。第一堤PW可包括由无机材料制成(或者包括无机材料)的无机绝缘层或由有机材料制成(或者包括有机材料)的有机绝缘层。在某些实施方式中，第一堤PW可包括单个有机绝缘层和/或单个无机绝缘层，但是本公开不限于此。在示例中，第一堤PW可具有其中多个有机绝缘层和多个无机绝缘层堆叠的多层结构。
如图5中所示，第一堤PW可具有梯形截面，其宽度随着第一堤PW从保护层PSV的一个表面向上接近而变窄，但是本公开不限于此。在某些实施方式中，如图6中所示，第一堤PW可包括具有半椭圆形、半圆形等截面的弯曲表面，其宽度随着第一堤PW从保护层PSV的一个表面向上接近而变窄。当在截面上观察时，第一堤PW的形状不限于上文中所描述的实施方式且可在能够改善从发光元件LD中的每个发射的光的效率的范围内不同地、适当地修改。
第二堤BNK可设置在像素PXL的周边区域(例如，其中发光元件LD不对齐的非发射区域)中以围绕对应的像素PXL的发光区域EMA。第二堤BNK是限定像素PXL的发光区域EMA的结构并且可为例如像素限定层。第二堤BNK可包括光阻挡材料和反射材料中的一种或多种以防止或减少光在邻近的像素PXL之间泄漏的漏光。在某些实施方式中，反射材料层可形成在第二堤BNK上以进一步改善从像素PXL发射的光的效率。第二堤BNK可形成和/或设置在与第一堤PW的层不同的层中，但是本公开不限于此。在某些实施方式中，第二堤BNK可形成和/或设置在与第一堤PW相同的层中。当第二堤BNK形成和/或设置在与第一堤PW相同的平面上时，第二堤BNK和第一堤PW可包括相同的(或基本上相同的)材料，但是本公开不限于此。在某些实施方式中，第二堤BNK和第一堤PW可包括不同的材料。
第一电极EL1和第二电极EL2中的每个可设置在像素PXL的发光区域EMA中，并且可沿着第二方向DR2延伸。
在本公开的实施方式中，第一电极EL1可包括在第一方向DR1上突出的第二突出电极PRP2。第二突出电极PRP2可设置在与第一电极EL1相同的层中，并且可包括与第一电极EL1相同的(或基本上相同的)材料。例如，第二突出电极PRP2和第一电极EL1可一体地设置(或形成)以彼此电连接和/或物理连接。当第二突出电极PRP2和第一电极EL1一体地形成和/或设置时，第二突出电极PRP2可以是第一电极EL1的一个区域。
第一电极EL1可通过延伸穿过第二十二接触开口CH22的第二突出电极PRP2电连接至延伸电极ETP。延伸电极ETP可通过第八接触开口CH8和第二连接电极CNL2连接至像素电路层PCL中的第六晶体管T6的第六漏电极DE6和第七晶体管T7的第七源电极SE7中的每个。因此，第一电极EL1可通过第二突出电极PRP2、延伸电极ETP和第二连接电极CNL2连接至第六晶体管T6的第六漏电极DE6和第七晶体管T7的第七源电极SE7。
另外，第一电极EL1可通过第十六接触开口CH16电连接至第三屏蔽电极线SDL3。如上所述，第三屏蔽电极线SDL3可通过第十五接触开口CH15连接至第一桥接图案BRP1，且第一桥接图案BRP1可通过第二十三接触开口CH23连接至包括在像素电路层PCL中的第一开关SW1的第(1-2)端子SW1_2。当具有能够使第一开关SW1接通的电压的控制信号通过控制信号线CSi被供应至第一开关SW1的第一开关栅电极GE_SW1时，第一开关SW1可接通。当第一开关SW1接通时，第三屏蔽电极线SDL3可通过第一桥接图案BRP1连接至第三电力线PL3的第一突出电极PRP1。因此，当第一开关SW1接通时，第一电极EL1可电连接至第三电力线PL3。
第二电极EL2可通过第十接触开口CH10连接至第二电力线PL2。如上所述，第二电力线PL2可通过第十一接触开口CH11连接至第四桥接图案BRP4，且第四桥接图案BRP4可通过第十二接触开口CH12连接至包括在像素电路层PCL中的第三开关SW3的第(3-1)端子SW3_1。当具有能够使第三开关SW3接通的电压的控制信号通过控制信号线CSi被供应至第三开关SW3的第三开关栅电极GE_SW3时，第三开关SW3可接通，使得第二电力线PL2可通过第三桥接图案BRP3连接至第一导电线CL1。因此，当第三开关SW3接通时，第二电极EL2可电连接至第一导电线CL1。
当在平面上观察时，第一导电线CL1可沿着第二方向DR2延伸并且可设置在第一电极EL1与第二导电线CL2之间。如上所述，当第三开关SW3接通时，第一导电线CL1可电连接至第二电极EL2。
当第三开关SW3断开时，第一导电线CL1可与第二电极EL2电隔离并且可处于浮置状态中。
当在平面上观察时，第二导电线CL2可沿着第二方向DR2延伸并且可设置在第二电极EL2与第一导电线CL1之间。第二导电线CL2可通过第十八接触开口CH18连接至第一屏蔽电极线SDL1。
如上所述，第一屏蔽电极线SDL1可通过第十七接触开口CH17连接至第二桥接图案BRP2，并且第二桥接图案BRP2可通过第二十五接触开口CH25连接至包括在像素电路层PCL中的第二开关SW2的第(2-2)端子SW2_2。当具有能够使第二开关SW2接通的电压的控制信号通过控制信号线CSi被供应至第二开关SW2的第二开关栅电极GE_SW2时，第二开关SW2可接通，使得第二桥接图案BRP2可电连接至第三电力线PL3的第一突出电极PRP1。另外，当第二开关SW2接通时，第二导电线CL2可连接至第三电力线PL3和第一电极EL1。
当第二开关SW2断开时，第二导电线CL2可与第一电极EL1电隔离并且可处于浮置状态中。
在本公开的实施方式中，在发光元件LD在像素PXL的发光区域EMA中对齐之前，第一电极EL1和第二电极EL2以及第一导电线CL1和第二导电线CL2中的每个可电连接至对齐单元145以充当用于对齐发光元件LD的对齐电极(或对齐线)。
在发光元件LD在像素PXL的发光区域EMA中对齐之前，第一开关SW1至第三开关SW3并发地(例如，同时)接通。
当第一开关SW1至第三开关SW3接通时，第一电极EL1和第二导电线CL2彼此电连接。另外，第一电极EL1和第二导电线CL2连接至施加有接地电压GND的第三电力线PL3，使得接地电压GND能够传递至第一电极EL1和第二导电线CL2中的每个。
当第一开关SW1至第三开关SW3接通时，第二电极EL2和第一导电线CL1彼此电连接，且第二电极EL2和第一导电线CL1连接至第二电力线PL2。对齐电压(例如，AC电压)施加至第二电力线PL2。因此，对齐电压可传递至第二电极EL2和第一导电线CL1中的每个。
因此，可分别在第一电极EL1与第一导电线CL1之间、在第一导电线CL1与第二导电线CL2之间以及在第二导电线CL2与第二电极EL2之间形成电场。发光元件LD可分别通过像素电路层PCL上的第一电极EL1与第一导电线CL1之间的电场、像素电路层PCL上的第一导电线CL1与第二导电线CL2之间的电场以及像素电路层PCL上的第二导电线CL2与第二电极EL2之间的电场对齐。
在发光元件LD在像素PXL的发光区域EMA中对齐之后，第一电极EL1和第二电极EL2中的每个可充当用于驱动发光元件LD的驱动电极(或驱动线)。在发光元件LD在像素PXL的发光区域EMA中对齐之后，第一开关SW1至第三开关SW3维持断开状态(例如，维持在关断状态中)，并且第二驱动电源VSS施加至第二电力线PL2。
第一电极EL1和第二电极EL2可由具有恒定的(或基本上恒定的)反射率的材料制成，使得从发光元件LD中的每个的两端部EP1和EP2发射的光在图像在显示装置上所显示的方向(例如，向前方向)上行进。在本公开的实施方式中，第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2可设置在相同的层中并且可由相同的(或基本上相同的)材料制成。
第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2可由具有恒定反射率的导电材料制成(或者可包括具有恒定反射率的导电材料)。导电材料可包括诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)的金属或它们的任意合金、诸如铟锡氧化物(ITO)、铟锌氧化物(IZO)、锌氧化物(ZnO)或铟锡锌氧化物(ITZO)的导电氧化物、诸如PEDOT的导电聚合物等。第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2的材料不限于上文中所描述的材料。
另外，第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2可以以单层形成。然而，本公开不限于此，且第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2可形成为其中金属、合金、导电氧化物和导电聚合物中的多种材料堆叠的多层结构。在某些实施方式中，第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2中的每个可以是多层结构以减少或最小化在信号传递至发光元件LD中的每个的两端部EP1和EP2时因信号延迟导致的电压降。
由于第一电极EL1和第二电极EL2中的每个具有与第一堤PW的形状对应的形状，因此从发光元件LD中的每个的两端部EP1和EP2发射的光通过第一电极EL1和第二电极EL2反射以进一步在显示装置的向前方向上行进。因此，可改善从发光元件LD中的每个发射的光的效率。
在本公开的实施方式中，第一堤PW、第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2中的每个可充当在期望的方向上诱导从发光元件LD中的每个发射的光的反射构件以改善显示装置的光效率。例如，第一堤PW、第一电极EL1和第二电极EL2、第一导电线CL1以及第二导电线CL2中的每个可充当使得从发光元件LD中的每个发射的光在显示装置的向前方向上行进的反射构件以改善发光元件LD的光输出效率。
第一电极EL1和第二电极EL2中的任一者可以是阳电极，且第一电极EL1和第二电极EL2中的另一者可以是阴电极。在本公开的实施方式中，第一电极EL1可以是阳电极，且第二电极EL2可以是阴电极。
发光元件LD中的每个可以是使用无机晶体结构(或者具有无机晶体结构)的、具有小至微米级或纳米级的尺寸的微型发光二极管。发光元件LD可以在像素PXL中在第一电极EL1与第二电极EL2之间对齐。
可在像素PXL的发光区域EMA中设置多个(例如，从约两个至几十个)发光元件LD，但是本公开不限于此。在某些实施方式中，设置在像素PXL中的发光元件LD的数量可不同地、适当地修改。
发光元件LD中的每个可包括其中第一半导体层11、有源层12、第二半导体层13和电极层15沿着它们的长度方向顺序地堆叠的发光堆叠结构。另外，发光元件LD中的每个还可包括围绕发光堆叠结构的外周长的绝缘膜14。
在本公开的实施方式中，发光元件LD中的每个可具有圆柱体柱形状。每个发光元件LD可包括对应于圆柱体柱的下部和上部中的任一者的第一端部EP1和对应于圆柱体柱的下部和上部中的另一者的第二端部EP2。第一半导体层11和第二半导体层13中的任一者可设置在每个发光元件LD的第一端部EP1处，且第一半导体层11和第二半导体层13中的另一者可设置在每个发光元件LD的第二端部EP2处。
在本公开的实施方式中，发光元件LD中的每个可发射有色光和/或白光中的任一者。发光元件LD中的每个可在第一电极EL1与第二电极EL2之间对齐，使得其长度方向平行于(或基本上平行于)第一方向DR1。例如，发光元件LD中的一些可在第一电极EL1与第一导电线CL1之间对齐，发光元件LD中的另外一些可在第一导电线CL1与第二导电线CL2之间对齐，且发光元件LD中的其他一些可在第二导电线CL2与第二电极EL2之间对齐。
第一绝缘层INS1可设置在发光元件LD中的每个与保护层PSV之间。
第一绝缘层INS1可在像素PXL的发光区域EMA中形成和/或设置在第一电极EL1与第二电极EL2之间的发光元件LD中的每个的下部处。在像素PXL的发光区域EMA中，第一绝缘层INS1可填充发光元件LD中的每个与保护层PSV之间的空间以稳定地支承发光元件LD并且防止发光元件LD与保护层PSV分离(或减少发光元件LD与保护层PSV分离的风险)。
另外，在像素PXL的发光区域EMA中，第一绝缘层INS1可暴露第一电极EL1的一个区域并且覆盖除了所述一个区域之外的其他区域，以保护第一电极EL1的所述其他区域。另外，第一绝缘层INS1可暴露第二电极EL2的一个区域并且覆盖除了所述一个区域以外的其他区域，以保护第二电极EL2的所述其他区域。另外，第一绝缘层INS1可暴露第一导电线CL1的一个区域并且覆盖除了所述一个区域以外的其他区域，以保护第一导电线CL1的所述其他区域。附加地，第一绝缘层INS1可暴露第二导电线CL2的一个区域并且覆盖除了所述一个区域以外的其他区域，以保护第二导电线CL2的所述其他区域。
此外，第一绝缘层INS1可形成和/或设置在像素PXL的周边区域(例如，其中不发射光的非发射区域)中的保护层PSV上以保护设置在周边区域中的组件。
第一绝缘层INS1可包括由无机材料制成(或者包括无机材料)的无机绝缘层或由有机材料制成(或者包括有机材料)的有机绝缘层。在本公开的实施方式中，第一绝缘层INS1可由无机绝缘层形成以保护发光元件LD免受像素电路层PCL的影响，但是本公开不限于此。在某些实施方式中，第一绝缘层INS1可由有机绝缘层形成以平坦化发光元件LD的支承表面。
第二绝缘层INS2可设置和/或形成在发光元件LD中的每个上。第二绝缘层INS2可设置在每个发光元件LD上以覆盖发光元件LD的部分表面(例如，部分地覆盖发光元件LD)，同时将发光元件LD的两端部EP1和EP2暴露于外部。第二绝缘层INS2可形成为像素PXL的发光区域EMA上的独立图案，但是本公开不限于此。在某些实施方式中，第二绝缘层INS2可被省略。彼此电隔离的接触电极CNE可分别直接接触每个发光元件LD的两端部EP1和EP2。
第二绝缘层INS2可以是单层或者可具有多层结构，并且可包括具有一种或多种无机材料的无机绝缘层或者具有一种或多种有机材料的有机绝缘层。第二绝缘层INS2可固定在像素PXL的发光区域EMA中对齐的发光元件LD中的每个。在本公开的实施方式中，第二绝缘层INS2可包括用于保护每个发光元件LD的有源层12免受外部氧气和水分影响的无机绝缘层。然而，本公开不限于此。根据显示装置的设计条件，第二绝缘层INS2可包括具有有机材料的有机绝缘层。
在本公开的实施方式中，第二绝缘层INS2在发光元件LD在像素PXL的发光区域EMA中的对齐完成之后形成在发光元件LD之上，使得发光元件LD可以不从发光元件LD所对齐的位置分离(或者移动)。当在形成第二绝缘层INS2之前在第一绝缘层INS1与发光元件LD之间存在分离空间时，第二绝缘层INS2可在形成第二绝缘层INS2的工艺中填充分离空间。因此，发光元件LD能够被稳定地支承。
在本公开的实施方式中，第二绝缘层INS2形成在发光元件LD中的每个上，使得每个发光元件LD的有源层12可不接触外部导电材料。第二绝缘层INS2可仅覆盖发光元件LD中的每个的部分表面并且可将每个发光元件LD的两端部EP1和EP2暴露于外部。
接触电极CNE可分别设置在第一电极EL1、第二电极EL2、第一导电线CL1和第二导电线CL2上。
在某些实施方式中，接触电极CNE可由各种合适的透明导电材料制成。在示例中，接触电极CNE可包括一个或多个各种合适的透明导电材料(包括ITO、IZO和ITZO)，并且可以是基本上透明的或半透明的以提供参考(例如，预定或期望的)透射率。因此，由发光元件LD通过发光元件LD的第一端部EP1和第二端部EP2发射的光通过接触电极CNE透射至显示装置的外部。
位于第一电极EL1上的接触电极CNE(在下文中，称为“第一接触电极”)将第一电极EL1电连接至在第一电极EL1与第一导电线CL1之间对齐的发光元件LD(在下文中，称为“第一发光元件LD1”)中的每个的端部EP1和EP2中的任一者。
位于第一导电线CL1上的接触电极CNE(在下文中，称为“第二接触电极”)将第一导电线CL1电连接至第一发光元件LD1中的每个的端部EP1和EP2中的另一者。第二接触电极CNE将处于浮置状态中的第一导电线CL1电连接至第一发光元件LD1中的每个的另一端部。最后，第一导电线CL1和第一电极EL1彼此电连接。
另外，第二接触电极CNE将第一导电线CL1电连接至布置在第一导电线CL1与第二导电线CL2之间的发光元件LD(在下文中，称为“第二发光元件LD2”)中的每个的端部EP1和EP2中的任一者。
位于第二导电线CL2上的接触电极CNE(在下文中，称为“第三接触电极”)将第二导电线CL2电连接至第二发光元件LD2中的每个的端部EP1和EP2中的另一者。第三接触电极CNE将处于浮置状态中的第二导电线CL2电连接至第二发光元件LD2中的每个。最后，第二导电线CL2和第一导电线CL1彼此电连接。
另外，第三接触电极CNE将第二导电线CL2电连接至在第二导电线CL2与第二电极EL2之间对齐的发光元件LD(在下文中，称为“第三发光元件LD3”)中的每个的端部EP1和EP2中的任一者。
位于第二电极EL2上的接触电极CNE(在下文中，称为“第四接触电极”)将第二电极EL2电连接至第三发光元件LD3中的每个的端部EP1和EP2中的另一者。
第一接触电极CNE、第二接触电极CNE、第三接触电极CNE和第四接触电极CNE可各自具有沿着第二方向DR2延伸的条形状。第一接触电极CNE、第二接触电极CNE、第三接触电极CNE和第四接触电极CNE中的每个可设置在其上设置有第二绝缘层INS2的像素电路层PCL上，并且可在第二绝缘层INS2上以一定的距离与邻近的接触电极CNE间隔开。第一接触电极CNE、第二接触电极CNE、第三接触电极CNE和第四接触电极CNE可设置和/或形成在相同的层中。然而，本公开不限于此。在某些实施方式中，第一接触电极CNE、第二接触电极CNE、第三接触电极CNE和第四接触电极CNE可形成和/或设置在不同的层中。这将在稍后参照图10更详细地描述。
第三绝缘层INS3可设置和/或形成在第一接触电极CNE、第二接触电极CNE、第三接触电极CNE和第四接触电极CNE之上。
第三绝缘层INS3可完全地设置和/或形成在其上形成有第一堤PW、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、发光元件LD以及接触电极CNE的衬底SUB上，以覆盖第一堤PW、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、发光元件LD以及接触电极CNE。
第三绝缘层INS3使得第一接触电极CNE、第二接触电极CNE、第三接触电极CNE和第四接触电极CNE不暴露于外部以防止或减少第一接触电极CNE、第二接触电极CNE、第三接触电极CNE和第四接触电极CNE中的每个的腐蚀。第三绝缘层INS3可由无机绝缘层和有机绝缘层中的任何适当的一个形成。
外涂(overcoat)层OC可设置在第三绝缘层INS3上。外涂层OC可以是减少由设置在其下方的第一堤PW、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、接触电极CNE等产生的台阶差的封装层，并且可防止或减少氧气和水分渗透到发光元件LD中。在某些实施方式中，通过考虑显示装置的设计条件，外涂层OC可被省略。
如上所述，在像素PXL的发光区域EMA中对齐的第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可在第一电极EL1与第二电极EL2之间彼此电连接。参考电压(例如，预定电压)可通过第一电极EL1和第二电极EL2施加至在像素PXL的发光区域EMA中对齐的发光元件LD中的每个的两端部EP1和EP2。因此，发光元件LD中的每个可在电子-空穴对在其相应的有源层12中结合时发射光。有源层12可发射具有约400nm至约900nm的波长带的光。
在某些实施方式中，如图7中所示，封盖层CPL可形成和/或设置在像素PXL的发光区域EMA中。
封盖层CPL可分别设置在第一电极EL1与第一接触电极CNE之间、第一导电线CL1与第二接触电极CNE之间、第二导电线CL2与第三接触电极CNE之间、以及第二电极EL2与第四接触电极CNE之间。封盖层CPL防止或减少由于在显示装置的制造工艺中发生的缺陷导致的对对应的电极和对应的导电线的损坏，并且还增强保护层PSV与对应的电极和对应的导电线中的每个之间的粘性。封盖层CPL可由诸如铟锌氧化物(IZO)的透明导电材料形成，以最小化或减少从发光元件LD中的每个发射并随后通过对应的电极和对应的导电线在显示装置的显示方向上反射的光的损失。
图10是根据本公开另一实施方式的与图4中所示的线I-I'对应的截面图。
除了第一电极上的接触电极和第二电极上的接触电极设置在不同的层中以外，图10中所示的显示装置可具有与图5中所示的显示装置的配置相同或基本上类似的配置。
在以下对图10中所示的显示装置的描述中，将主要描述与上文中所描述的实施方式的部分不同的部分。图10中所示的但并未在该实施方式中具体描述的显示装置的部分与上文中所描述的实施方式的部分相同或基本上相似，且为了避免冗余而被省略。此外，相同的参考标号表示相同的组件，且相似的参考标号表示相似的组件。
在图10中，显示装置的结构被简化且示出为其中每个电极示出为单个电极层且每个绝缘层示出为单个绝缘层的实施方式。然而，本公开不限于此。
参照图1A、图2、图3D、图4和图10，显示装置可包括衬底SUB、线单元和一个或多个像素PXL。
像素PXL可包括具有一个或多个发光元件LD的显示元件层DPL和驱动发光元件LD的像素电路层PCL。
像素电路层PCL可包括用于使发光元件LD在像素PXL的发光区域EMA中对齐的对齐单元145、用于驱动发光元件LD的像素电路144、以及覆盖对齐单元145和像素电路144的保护层PSV。
显示元件层DPL可包括设置在保护层PSV上的第一堤PW、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、第二堤BNK、多个发光元件LD、以及第一接触电极CNE1和第二接触电极CNE2。
在本公开的实施方式中，第一接触电极CNE1可包括第(1-1)接触电极CNE1_1和第(1-2)接触电极CNE1_2。
第(1-1)接触电极CNE1_1可设置在第一电极EL1上以电连接和/或物理连接至第一电极EL1。第(1-2)接触电极CNE1_2可设置在第二导电线CL2上以电连接和/或物理连接至第二导电线CL2。
第三绝缘层INS3可设置在第(1-1)接触电极CNE1_1和第(1-2)接触电极CNE1_2之上。第三绝缘层INS3可对应于图5中所示的第三绝缘层INS3。第三绝缘层INS3使得第(1-1)接触电极CNE1_1和第(1-2)接触电极CNE1_2不暴露于外部以防止或减少第(1-1)接触电极CNE1_1和第(1-2)接触电极CNE1_2的腐蚀。
在本公开的实施方式中，第二接触电极CNE2可包括第(2-1)接触电极CNE2_1和第(2-2)接触电极CNE2_2。
第(2-1)接触电极CNE2_1可设置在第一导电线CL1上以电连接和/或物理连接至第一导电线CL1。第(2-2)接触电极CNE2_2可设置在第二电极EL2上以电连接和/或物理连接至第二导电线CL2。
第四绝缘层INS4可设置在第(2-1)接触电极CNE2_1和第(2-2)接触电极CNE2_2之上。第四绝缘层INS4使得第(2-1)接触电极CNE2_1和第(2-2)接触电极CNE2_2不暴露于外部以防止或减少第(2-1)接触电极CNE2_1和第(2-2)接触电极CNE2_2的腐蚀。第四绝缘层INS4可由无机绝缘层和有机绝缘层中的任何适当的一个形成。
外涂层OC可设置在第四绝缘层INS4上。
如上所述，第一接触电极CNE1和第二接触电极CNE2可设置和/或形成在不同的层中。
图11A至图11M是顺序地示出图5中所示的显示装置的制造方法的截面图。
在图11A至图11M中，将主要描述与上文中所描述的实施方式的部分不同的部分以避免冗余。在该实施方式中未具体描述的部分遵循在上文中所描述的实施方式中的部分。此外，相同的参考标号表示相同的组件，且相似的参考标号表示相似的组件。
在本公开的实施方式中，“组件等形成和/或设置在相同的层中”可意味着组件等在相同的工艺中(或者相同的工艺期间或通过使用相同的工艺)形成。
参照图1A、图2、图3D、图4、图5和图11A，在每个像素PXL中的衬底SUB上形成缓冲层BFL。随后，在缓冲层BFL上形成半导体图案SMP。半导体图案SMP可以是未掺杂有杂质的半导体层(例如，未掺杂的半导体层)。
参照图1A、图2、图3D、图4、图5、图11A和图11B，在半导体图案SMP之上形成栅极绝缘层GI。
随后，形成第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、发射控制线Ei、控制信号线CSi以及第一下部电极LE1和第二下部电极LE2。第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、发射控制线Ei和控制信号线CSi可由相同的材料形成(或者可包括相同的材料)并且可通过相同的工艺形成。
通过使用第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、发射控制线Ei、控制信号线CSi以及第一下部电极LE1和第二下部电极LE2作为掩模将杂质掺杂到(例如，连续地掺杂到)半导体图案SMP中。因此，掺杂有杂质的半导体图案SMP可形成为每个晶体管的源电极和漏电极以及每个开关的第一端子和第二端子。
并发地(或者同时地),由于第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、发射控制线Ei和控制信号线CSi而未掺杂有杂质的半导体图案SMP可形成为每个晶体管的有源图案和每个开关的有源图案。
例如，可在缓冲层BFL上形成第一源电极SE1和第二源电极SE2、第3a源电极SE3a和第3b源电极SE3b、第4a源电极SE4a和第4b源电极SE4b、第五源电极SE5至第七源电极SE7、以及第(1-1)端子SW1_1、第(2-1)端子SW2_1和第(3-1)端子SW3_1。另外，可在缓冲层BFL上形成第一漏电极DE1和第二漏电极DE2、第3a漏电极DE3a和第3b漏电极DE3b、第4a漏电极DE4a和第4b漏电极DE4b、第五漏电极DE5至第七漏电极DE7、以及第(1-2)端子SW1_2、第(2-2)端子SW2_2和第(3-2)端子SW3_2。此外，可在缓冲层BFL上形成第一有源图案ACT1和第二有源图案ACT2、第3a有源图案ACT3a和第3b有源图案ACT3b、第4a有源图案ACT4a和第4b有源图案ACT4b、第五有源图案ACT5至第七有源图案ACT7、第一开关有源图案ACT_SW1、第二开关有源图案ACT_SW2以及第三开关有源图案ACT_SW3。
在本公开的实施方式中，第一下部电极LE1的与第一有源图案ACT1重叠的一个区域可变成第一栅电极GE1，第i扫描线Si的与第二有源图案ACT2重叠的一个区域可变成第二栅电极GE2，第i扫描线Si的与第3a有源图案ACT3a重叠的一个区域可变成第3a栅电极GE3a，且第i扫描线Si的与第3b有源图案ACT3b重叠的一个区域可变成第3b栅电极GE3b。另外，第(i-1)扫描线Si-1的与第4a有源图案ACT4a重叠的一个区域可变成第4a栅电极GE4a，第(i-1)扫描线Si-1的与第4b有源图案ACT4b重叠的一个区域可变成第4b栅电极GE4b，且发射控制线Ei的与第五有源图案ACT5重叠的一个区域可变成第五栅电极GE5。此外，发射控制线Ei的与第六有源图案ACT6重叠的一个区域可变成第六栅电极GE6，且第(i+1)扫描线Si+1的与第七有源图案ACT7重叠的一个区域可变成第七栅电极GE7。
在本公开的实施方式中，控制信号线CSi的与第一开关有源图案ACT_SW1重叠的一个区域可变成第一开关栅电极GE_SW1，控制信号线CSi的与第二开关有源图案ACT_SW2重叠的一个区域可变成第二开关栅电极GE_SW2，且控制信号线CSi的与第三开关有源图案ACT_SW3重叠的一个区域可变成第三开关栅电极GE_SW3。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11C，在每个像素PXL的第(i-1)扫描线Si-1、第i扫描线Si、第(i+1)扫描线Si+1、发射控制线Ei和控制信号线CSi上形成第一层间绝缘层ILD1。
随后，在第一层间绝缘层ILD1上形成第一上部电极UE1和第二上部电极UE2。第一上部电极UE1和第二上部电极UE2可由相同的导电材料制成(或者可包括相同的导电材料)并且可形成和/或设置在相同的层中。
第一上部电极UE1可在其中具有开口OPN。第一上部电极UE1可与第一下部电极LE1重叠，且第一层间绝缘层ILD1插置在第一上部电极UE1与第一下部电极LE1之间。第一上部电极UE1可与第一下部电极LE1一同构成第一电容器C1。
第二上部电极UE2可与第二下部电极LE2重叠，且第一层间绝缘层ILD1插置在第二上部电极UE2与第二下部电极LE2之间。第二上部电极UE2可与第二下部电极LE2一同构成第二电容器C2。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11D，在每个像素PXL的第一上部电极UE1和第二上部电极UE2之上形成第二层间绝缘层ILD2。
在第二层间绝缘层ILD2上形成初始化电力线IPL、数据线Dj、第一电力线PL1、第三电力线PL3、第一连接电极CNL1、第二连接电极CNL2和第三连接电极CNL3、第一桥接图案BRP1至第四桥接图案BRP4以及第一突出电极PRP1。在本公开的实施方式中，第三电力线PL3可包括沿着第一方向DR1突出的一个区域，且第三电力线PL3的所述一个区域可变成第一突出电极PRP1。
初始化电力线IPL、数据线Dj、第一电力线PL1、第三电力线PL3、第一连接电极CNL1、第二连接电极CNL2和第三连接电极CNL3、第一桥接图案BRP1至第四桥接图案BRP4以及第一突出电极PRP1可由相同的导电材料制成(或者可包括相同的导电材料)并且可形成和/或设置在相同的层中。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11E，在其上形成有初始化电力线IPL、数据线Dj、第一电力线PL1、第三电力线PL3、第一连接电极CNL1、第二连接电极CNL2和第三连接电极CNL3、第一桥接图案BRP1至第四桥接图案BRP4以及第一突出电极PRP1的第二层间绝缘层ILD2的整个表面上形成第三层间绝缘层ILD3。
随后，在第三层间绝缘层ILD3上形成第二电力线PL2、第一屏蔽电极线SDL1至第三屏蔽电极线SDL3以及延伸电极ETP。在本公开的实施方式中，第三屏蔽电极线SDL3可具有沿着第一方向DR1突出(或者在第一方向DR1上突出)的一个区域，并且所述一个区域变成(或者是)延伸电极ETP。
第二电力线PL2、第一屏蔽电极线SDL1至第三屏蔽电极线SDL3以及延伸电极ETP可由相同的导电材料制成(或者可包括相同的导电材料)并且可形成和/或设置在相同的层中。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11F，在其上形成有第二电力线PL2、第一屏蔽电极线SDL1至第三屏蔽电极线SDL3以及延伸电极ETP的第三层间绝缘层ILD3上形成保护层PSV。
保护层PSV可包括暴露延伸电极ETP的一区域的第二十二接触开口(例如，第二十二接触孔)CH22。
随后，在保护层PSV上形成第一堤PW。一个第一堤PW可在保护层PSV上与邻近的第一堤PW以一定距离间隔开。第一堤PW可包括由无机材料制成(或者包括无机材料)的无机绝缘层或由有机材料制成(或者包括有机材料)的有机绝缘层。在某些实施方式中，第一堤PW可包括单个有机绝缘层和/或单个无机绝缘层，但是本公开不限于此。在另一示例中，第一堤PW可具有其中多个有机绝缘层和多个无机绝缘层堆叠的多层结构。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11G，在每个像素PXL的保护层PSV上形成第一电极EL1、第一导电线CL1、第二导电线CL2、第二电极EL2以及第二突出电极PRP2，其中，第一电极EL1、第一导电线CL1、第二导电线CL2、第二电极EL2以及第二突出电极PRP2中的每个包括具有高反射率的导电材料。在本公开的实施方式中，第一电极EL1可包括沿着第一方向DR1突出的一个区域，且所述一个区域可变成(或者可以是)第二突出电极PRP2。
第一电极EL1、第一导电线CL1、第二导电线CL2和第二电极EL2中的每个可形成和/或设置在每个像素PXL的发光区域EMA中的对应的第一堤PW上。
第一电极EL1、第一导电线CL1、第二导电线CL2和第二电极EL2可由相同的导电材料制成(或者可包括相同的导电材料)并且可形成和/或设置在相同的层中。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11H，在其上形成有第一电极EL1、第一导电线CL1、第二导电线CL2和第二电极EL2的保护层PSV的整个表面上形成第一绝缘材料层。随后，通过(例如，通过使用)掩模对第一绝缘材料层进行图案化来形成暴露第一电极EL1的一个区域、第一导电线CL1的一个区域、第二导电线CL2的一个区域以及第二电极EL2的一个区域中的每个的第一绝缘层INS1。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11I，在定位在每个像素PXL的发光区域EMA的周边处的周边区域(例如，其中不发射光的非发射区域)中形成第二堤BNK。
第二堤BNK可以是限定(或提供)每个像素PXL的发光区域EMA的结构。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11J，通过使用喷墨印刷技术将多个发光元件LD注入到每个像素PXL的发光区域EMA中。
在示例中，发光元件LD可通过在保护层PSV上方设置(或布置)喷嘴并滴下(或沉积或印刷)包括发光元件LD的溶剂而注入到每个像素PXL的发光区域EMA中。溶剂可包括丙酮、水、酒精和甲苯中的一种或多种，但是本公开不限于此。例如，溶剂可包括在室温下蒸发或可通过热蒸发的材料。另外，溶剂可以是墨水或糊剂。注入发光元件LD的方法不限于此，并且如将由本领域技术人员理解的那样可不同地、适当地修改。
可在发光元件LD注入到每个像素PXL的发光区域EMA中之后去除溶剂。
在注入发光元件LD之前，具有并发地(例如，同时地)使第一开关SW1至第三开关SW3接通的电压的控制信号从控制信号线CSi供应至第一开关栅电极GE_SW1、第二开关栅电极GE_SW2和第三开关栅电极GE_SW3。
因此，当第一开关SW1至第三开关SW3接通时，来自第三电力线PL3的接地电压GND施加至第一电极EL1和第二导电线CL2中的每个，且来自第二电力线PL2的对齐电压(例如，AC电压)施加至第二电极EL2和第一导电线CL1。因此，可分别在第一电极EL1与第一导电线CL1之间、在第一导电线CL1与第二导电线CL2之间以及在第二导电线CL2与第二电极EL2之间形成电场。
因此，当发光元件LD注入到每个像素PXL的发光区域EMA中时，由于分别在第一电极EL1与第一导电线CL1之间、第一导电线CL1与第二导电线CL2之间、以及第二导电线CL2与第二电极EL2之间形成的电场，发光元件LD可被引导为自对齐。因此，发光元件LD可分别在第一电极EL1与第一导电线CL1之间、在第一导电线CL1与第二导电线CL2之间、以及在第二导电线CL2与第二电极EL2之间对齐。例如，发光元件LD可在期望的区域中(例如，每个像素PXL的发光区域EMA中)紧密地对齐。发光元件LD可在每个像素PXL的发光区域EMA中的第一绝缘层INS1上对齐。
在完成发光元件LD在每个像素PXL的发光区域EMA中的对齐之后，具有并发地(例如，同时地)使第一开关SW1至第三开关SW3断开的电压的控制信号从控制信号线CSi供应至第一开关栅电极GE_SW1、第二开关栅电极GE_SW2和第三开关栅电极GE_SW3。因此，第一开关SW1至第三开关SW3可并发地(或者同时地)断开。在第一开关SW1至第三开关SW3断开之后，可施加第二驱动电源VSS。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11K，在其上对齐有发光元件LD的保护层PSV的整个表面上形成第二绝缘材料层。随后，通过使用掩模对第二绝缘材料层进行图案化来形成设置在发光元件LD中的每个的上表面的一个区域中并且暴露发光元件LD中的每个的两端部EP1和EP2的第二绝缘层INS2。第二绝缘层INS2可包括由无机材料制成(或者包括无机材料)的无机绝缘层或由有机材料制成(或者包括有机材料)的有机绝缘层。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11L，通过使用溅射在包括其上设置有第二绝缘层INS2的保护层PSV上形成接触电极CNE。
在本公开的实施方式中，接触电极CNE可分别形成和/或设置在第一电极EL1、第一导电线CL1、第二导电线CL2和第二电极EL2上。
位于第一电极EL1上的接触电极CNE可直接地形成在第一电极EL1上以电连接和/或物理连接至第一电极EL1。然而，在某些实施方式中，当封盖层(例如，见图7中所示的封盖层CPL)设置在第一电极EL1与接触电极CNE之间时，接触电极CNE可直接地形成在封盖层CPL上以间接地连接至第一电极EL1。
位于第一导电线CL1上的接触电极CNE可直接地形成在第一导电线CL1上以电连接和/或物理连接至第一导电线CL1。然而，在某些实施方式中，当封盖层(例如，见图7中所示的封盖层CPL)设置在第一导电线CL1与接触电极CNE之间时，接触电极CNE可直接地形成在封盖层CPL上以间接地连接至第一导电线CL1。
位于第二导电线CL2上的接触电极CNE可直接地形成在第二导电线CL2上以电连接和/或物理连接至第二导电线CL2。然而，在某些实施方式中，当封盖层(例如，见图7中所示的封盖层CPL)设置在第二导电线CL2与接触电极CNE之间时，接触电极CNE可直接地形成在封盖层CPL上以间接地连接至第二导电线CL2。
位于第二电极EL2上的接触电极CNE可直接地形成在第二电极EL2上以电连接和/或物理连接至第二电极EL2。然而，在某些实施方式中，当封盖层(例如，见图7中所示的封盖层CPL)设置在第二电极EL2与接触电极CNE之间时，接触电极CNE可直接地形成在封盖层CPL上以间接地连接至第二电极EL2。
位于第一电极EL1上的接触电极CNE、位于第一导电线CL1上的接触电极CNE、位于第二导电线CL2上的接触电极CNE以及位于第二电极EL2上的接触电极CNE可由相同的导电材料制成(或者可包括相同的导电材料)并且可形成和/或设置在相同的层中。
接下来，参照图1A、图2、图3D、图4、图5以及图11A至图11M，在包括其上设置有接触电极CNE的保护层PSV的整个表面上形成第三绝缘层INS3。
第三绝缘层INS3可包括由无机材料制成(或者包括无机材料)的无机绝缘层或由有机材料制成(或者包括有机材料)的有机绝缘层。第三绝缘层INS3可以是如附图中所示的单层。然而，本公开不限于此，且第三绝缘层INS3可具有多层结构。
随后，在第三绝缘层INS3上形成外涂层OC。
图12是示出图3C中所示的像素的平面图，且图13是沿着图12中所示的线III-III'截取的截面图。
除了对齐单元仅包括一个开关以外，图12和图13中所示的像素可具有与图4和图5中所示的像素的配置相同或基本上类似的配置。
因此，相对于图12和图13中所示的像素，将主要描述与上文中所描述的实施方式中的部分不同的部分以避免冗余。在该实施方式中未具体描述的部分遵循在上文中所描述的实施方式中的部分。此外，相同的参考标号表示相同的组件，且相似的参考标号表示相似的组件。
在图12中，基于设置在提供于显示区域中的第i行和第j列上的一个像素PXL，示出了连接至一个像素PXL的三条扫描线Si-1、Si和Si+1、发射控制线Ei、第一电力线PL1至第三电力线PL3、控制信号线CSi和数据线Dj.
在图12和图13中，简化且示出了一个像素PXL的结构，使得每个电极示出为单个电极层且每个绝缘层示出为单个绝缘层。然而，本公开不限于此。
参照图图1A、图2、图3C、图12和图13，包括在根据本公开的实施方式的显示装置中的至少一个像素PXL(在下文中，称为“像素”)可包括扫描线Si-1、Si和Si+1、数据线Dj、发射控制线Ei、控制信号线CSi、第一电力线PL1至第三电力线PL3、初始化电力线IPL以及第一屏蔽电极线SDL1至第三屏蔽电极线SDL3。
像素PXL可包括具有发光元件LD的显示元件层DPL和驱动发光元件LD的像素电路层PCL。
像素电路层PCL可包括用于使发光元件LD在像素PXL的发光区域EMA中对齐的对齐单元145、用于驱动发光元件LD的像素电路144以及覆盖对齐单元145和像素电路144的保护层PSV。
显示元件层DPL可包括多个发光元件LD、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、接触电极CNE等。
像素电路144可包括第一晶体管T1至第七晶体管T7以及第一电容器C1和第二电容器C2。在本公开的实施方式中，对齐单元145可包括通过从控制信号线CSi供应的控制信号接通/断开的一个或多个开关SW(在下文中，称为“开关”)。
包括在对齐单元145中的开关SW可通过具有与像素电路144的第一晶体管T1至第七晶体管T7相同的类型的晶体管实现。
开关SW可包括开关有源图案ACT_SW、第一端子SW_1、第二端子SW_2和开关栅电极GE_SW。
开关有源图案ACT_SW、第一端子SW_1和第二端子SW_2可由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第一端子SW_1和第二端子SW_2可由掺杂有杂质的半导体层形成，且开关有源图案ACT_SW可由未掺杂杂质的半导体层形成。
开关栅电极GE_SW可连接至控制信号线CSi。开关栅电极GE_SW可以是控制信号线CSi的一部分或者可具有从控制信号线CSi突出的形状。
当在平面上观察时，开关有源图案ACT_SW可沿着第二方向DR2延伸并且可与开关栅电极GE_SW重叠。
第一端子SW_1的一端可连接至开关有源图案ACT_SW，且第一端子SW_1的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十三接触开口(例如，第十三接触孔)CH13连接至第一突出电极PRP1。第二端子SW_2的一端可连接至开关有源图案ACT_SW，且第二端子SW_2的另一端可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十二接触开口(例如，第十二接触孔)CH12连接至第一桥接图案BRP1。
在本公开的实施方式中，当开关SW是晶体管时，第一端子SW_1和第二端子SW_2中的任一者可以是源电极，且第一端子SW_1和第二端子SW_2中的另一者可以是漏电极。
第一突出电极PRP1可具有沿着第一方向DR1从第三电力线PL3突出的形状并且可以是第三电力线PL3的一个区域。由于第一突出电极PRP1与第三电力线PL3的一个区域对应，因此第一端子SW_1可通过第十三接触开口CH13和第一突出电极PRP1连接至第三电力线PL3。
第一桥接图案BRP1可通过第十二接触开口CH12连接至第二端子SW_2。另外，第一桥接图案BRP1可通过穿透第三层间绝缘层ILD3的第十五接触开口(第十五接触孔)CH15连接至第三屏蔽电极线SDL3。此外，第一桥接图案BRP1可通过穿透第三层间绝缘层ILD3的第十七接触开口(例如，第十七接触孔)CH17连接至第一屏蔽电极线SDL1。因此，第一屏蔽电极线SDL1和第三屏蔽电极线SDL3可通过第一桥接图案BRP1彼此电连接。
第一屏蔽电极线SDL1可通过穿透保护层PSV的第十八接触开口(例如，第十八接触孔)CH18连接至显示元件层DPL的第二导电线CL2。当在平面上观察时，第二导电线CL2可设置在第一屏蔽电极线SDL1上且其间插置有保护层PSV，以与第一屏蔽电极线SDL1重叠。
第三屏蔽电极线SDL3可通过穿透保护层PSV的第十六接触开口(例如，第十六接触孔)CH16连接至显示元件层DPL的第一电极EL1。当在平面上观察时，第一电极EL1可设置在第三屏蔽电极线SDL3上且其间插置有保护层PSV，以与第三屏蔽电极线SDL3重叠。
如上所述，当第一屏蔽电极线SDL1和第三屏蔽电极线SDL3通过第一桥接图案BRP1彼此连接时，位于第三屏蔽电极线SDL3上的第一电极EL1和位于第一屏蔽电极线SDL1上的第二导电线CL2可彼此电连接。
当具有能够使开关SW接通的电压的控制信号从控制信号线CSi传递至开关栅电极GE_SW时，开关SW被接通且第三电力线PL3的接地电压GND可通过第一桥接图案BRP1并发地(例如，同时)传递至显示元件层DPL的第一电极EL1和第二导电线CL2。
当具有可使开关SW断开的电压的控制信号从控制信号线CSi传递至开关栅电极GE_SW时，开关SW被断开并且第三电力线PL3和第一桥接图案BRP1可彼此电隔离。虽然第三电力线PL3和第一桥接图案BRP1彼此电隔离，但是第一电极EL1和第二导电线CL2可通过第一桥接图案BRP1彼此电连接。因此，第一驱动电源VDD可经由像素电路144传递至第一电极EL1和第二导电线CL2中的每个。
当开关SW接通时，对齐电压(例如，AC电压)可施加至第二电力线PL2。当开关SW断开时，第二驱动电源VSS可施加至第二电力线PL2。
在本公开的实施方式中，第二电力线PL2可通过穿透保护层PSV的第十接触开口(例如，第十接触孔)CH10电连接至显示元件层DPL的第二电极EL2。另外，第二电力线PL2可通过穿透第三层间绝缘层ILD3的第十一接触开口(例如，第十一接触孔)CH11连接至第二桥接图案BRP2。
第二桥接图案BRP2可通过第十一接触开口CH11连接至第二电力线PL2。另外，第二桥接图案BRP2可通过穿透第三层间绝缘层ILD3的第十四接触开口(例如，第十四接触孔)CH14连接至第二屏蔽电极线SDL2。因此，第二电力线PL2和第二屏蔽电极线SDL2可通过第二桥接图案BRP2彼此连接。
第二屏蔽电极线SDL2可通过穿透保护层PSV的第二十接触开口(例如，第二十接触孔)CH20连接至第一导电线CL1。当在平面上观察时，第一导电线CL1可设置在第二屏蔽电极线SDL2上且其间插置有保护层PSV，以与第二屏蔽电极线SDL2重叠。
如上所述，当第二屏蔽电极线SDL2和第二电力线PL2通过第二桥接图案BRP2彼此连接时，位于第二屏蔽电极线SDL2上的第一导电线CL1和位于第二电力线PL2上的第二电极EL2可彼此电连接。
因此，当开关SW接通时，施加至第二电力线PL2的对齐电压可传递至第二电极EL2和第一导电线CL1中的每个。此外，当开关SW断开时，施加至第二电力线PL2的第二驱动电源VSS可传递至第二电极EL2和第一导电线CL1中的每个。
图14是对应于图2中所示的部分EA的放大平面图，并且是示意性地示出其中第一开关至第三开关设置在显示装置的非显示区域中的实施方式的视图。
图14中所示的第一像素和第二像素中的每个可具有与图4中所示的像素的配置相同或基本上类似的配置。
因此，相对于图14中所示的像素，将主要描述与上文中所描述的实施方式中的部分不同的部分以避免冗余。在该实施方式中未具体描述的部分遵循在上文中所描述的实施方式中的部分。此外，相同的参考标号表示相同的组件，且相似的参考标号表示相似的组件。
为便于描述，基于在衬底的显示区域DA中设置成最邻近于(例如，紧邻于)非显示区域NDA且定位在相同的像素列上的两个像素PXL1和PXL2，在图14中示出了连接至所述两个像素PXL1和PXL2的扫描线S0、S1、S2和S3、数据线Dj、发射控制线E1和E2、第一电力线PL1至第三电力线PL3以及初始化电力线IPL。
此外，在图14中，为便于描述，在提供至(例如，连接至)两个像素PXL1和PXL2的线中，施加有扫描信号的扫描线S0、S1、S2和S3中的位于虚设行上的扫描线被称为“虚设扫描线S0”，位于第一行上的扫描线被称为“第一扫描线S1”，位于第二行上的扫描线被称为“第二扫描线S2”，且位于第三行上的扫描线被称为“第三扫描线S3”。
另外，在提供至两个像素PXL1和PXL2的线中，施加有发射控制信号的发射控制线中的第一行上的发射控制线被称为“第一发射控制线E1”，且第二行上的发射控制线被称为“第二发射控制线E2”。
在图14中，简化并示出一个像素PXL的结构，其中每个电极示出为单个电极层且每个绝缘层示出为单个绝缘层。然而，本公开不限于此。
参照图1A、图2和图14，根据本公开的实施方式的显示装置可包括衬底SUB、线单元以及第一像素PXL1和第二像素PXL2。
第一像素PXL1可以是设置在显示区域DA中的第一行和第二列的交叉区域中的像素，且第二像素PXL2可以是设置在显示区域DA中的第二行和第二列的交叉区域中的像素。
线单元可向设置在显示区域DA中的第一像素PXL1和第二像素PXL2中的每个提供信号，并且可包括扫描线S0至S3、数据线Dj、发射控制线E1和E2、第一电力线PL1至第三电力线PL3、初始化电力线IPL以及第一屏蔽电极线SDL1至第三屏蔽电极线SDL3。
数据线Dj可沿着第二方向DR2延伸，并且可共同地提供至(例如，共同地连接至)定位在相同的列上的第一像素PXL1和第二像素PXL2。第一电力线PL1至第三电力线PL3可沿着第二方向DR2延伸并且可共同地提供至第一像素PXL1和第二像素PXL2。初始化电力线IPL可沿着第二方向DR2延伸并且可共同地提供至第一像素PXL1和第二像素PXL2。第一屏蔽电极线SDL1至第三屏蔽电极线SDL3可沿着第二方向DR2延伸并且可共同地提供至第一像素PXL1和第二像素PXL2。
包括在线单元中的组件之中的虚设扫描线S0、第一扫描线S1和第二扫描线S2以及第一发射控制线E1可被提供至第一像素PXL1。此外，包括在线单元中的组件之中的第一扫描线S1、第二扫描线S2和第三扫描线S3以及第二发射控制线E2可被提供至第二像素PXL2。
在本公开的实施方式中，第一像素PXL1和第二像素PXL2中的每个可包括具有发光元件LD的显示元件层DPL和驱动发光元件LD且连接至线单元的像素电路层PCL。
像素电路层PCL可包括用于驱动在第一像素PXL1和第二像素PXL2中的每个的发光区域EMA中对齐的发光元件LD的像素电路144和覆盖像素电路144的保护层PSV。
第一像素PXL1和第二像素PXL2中的每个的像素电路144可包括第一晶体管T1至第七晶体管T7以及第一电容器C1和第二电容器C2。第一像素PXL1的第七晶体管T7的第七漏电极DE7可通过穿透栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十七接触开口(例如，第二十七接触孔)CH27连接至被提供至第二像素PXL2的初始化电力线IPL。因此，第一像素PXL1的第七晶体管T7可电连接至第二像素PXL2的第4a晶体管T4a。
第一像素PXL1和第二像素PXL2中的每个的显示元件层DPL可包括发光元件LD、第一电极EL1和第二电极EL2、第一导电线CL1和第二导电线CL2、接触电极CNE等。
用于在第一像素PXL1和第二像素PXL2中的每个的发光区域EMA中对齐发光元件LD的第一开关SW1至第三开关SW3可设置在定位在显示装置的显示区域DA的周边处的非显示区域NDA中。
第一开关SW1至第三开关SW3可在非显示区域NDA中设置成对应于与第一像素PXL1和第二像素PXL2相同的列。第一开关SW1至第三开关SW3可电连接和/或物理连接至共同地提供至第一像素PXL1和第二像素PXL2的线中的一些。
控制信号线CS可设置在非显示区域NDA中。控制信号线CS可包括与扫描线S0至S3相同的导电材料，并且可通过相同的工艺设置和/或形成在栅极绝缘层GI上。各个第一开关SW1至第三开关SW3的栅电极GE_SW1、GE_SW2和GE_SW3可连接至控制信号线CS。当具有可使第一开关SW1至第三开关SW3接通的电压的控制信号从控制信号线CS供应时，第一开关SW1至第三开关SW3可并发地(例如，同时)接通。
当第一开关SW1和第二开关SW2接通时，共同地提供至第一像素PXL1和第二像素PXL2的第三电力线PL3可电连接至第一像素PXL1和第二像素PXL2中的每个的第一电极EL1和第二导电线CL2。因此，施加至第三电力线PL3的接地电压GND可传递至第一像素PXL1和第二像素PXL2中的每个的第一电极EL1和第二导电线CL2。
当第一开关SW1和第三开关SW3接通时，共同地提供至第一像素PXL1和第二像素PXL2的第二电力线PL2可电连接至第一像素PXL1和第二像素PXL2中的每个的第二电极EL2和第一导电线CL1。因此，施加至第二电力线PL2的对齐电压(例如，AC电压)可传递至第一像素PXL1和第二像素PXL2中的每个的第二电极EL2和第一导电线CL1。
如上所述，当设置在非显示区域NDA中的第一开关SW1至第三开关SW3并发地(例如，同时)接通时，接地电压GND可施加至第一电极EL1，对齐电压可施加至第一导电线CL1，接地电压GND可施加至第二导电线CL2，并且对齐电压可施加至第二电极EL2。因此，可通过第一电极EL1与第一导电线CL1之间、第一导电线CL1与第二导电线CL2之间、以及第二导电线CL2与第二电极EL2之间的电势差形成电场。
通过分别在第一电极EL1与第一导电线CL1之间、第一导电线CL1与第二导电线CL2之间、以及第二导电线CL2与第二电极EL2之间形成的电场，发光元件LD可在第一像素PXL1和第二像素PXL2中的每个的发光区域EMA中对齐。
当完成发光元件LD在第一像素PXL1和第二像素PXL2中的每个的发光区域EMA中的对齐之后，具有可使第一开关SW1至第三开关SW3断开的电压的控制信号从控制信号线CS供应至第一开关SW1至第三开关SW3，使得第一开关SW1至第三开关SW3断开。
如上所述，在根据本公开的实施方式的显示装置中，通过使用具有与包括在像素电路144中的第一晶体管T1至第七晶体管T7相同的类型的一个或多个开关，发光元件LD在每个像素PXL的发光区域EMA中对齐，并且一个或多个开关在发光元件LD对齐之后断开，使得每个像素PXL可相对于邻近的像素PXL单独地被驱动。
因此，在根据本公开的实施方式的显示装置中，省略了移除对齐线的一部分使得每个像素PXL可相对于邻近的像素PXL单独地被驱动等的工艺，从而简化了显示装置的制造工艺。
根据本公开的实施方式，发光元件通过使用具有连接至像素电路的一个或多个开关的对齐单元在每个像素中对齐，从而可通过省略用于对齐发光元件的线的分离工艺来简化显示装置的制造工艺。
另外，根据本公开的实施方式，减少或最小化可能在用于对齐发光元件的线的分离工艺期间发生的缺陷的风险，从而可改善显示装置的可靠性。
本文中公开了本公开的示例性实施方式，且尽管采用了特定术语，但是应以一般性和描述性的含义来使用并解释这些术语，而并非出于限制的目的。在一些情况中，如在提交本申请时将对于本领域普通技术人员显而易见的，结合一个实施方式描述的特征、特性和/或元素可单独使用或者与结合其他实施方式描述的特征、特性和/或元素结合使用，除非另有具体指示。因此，本领域技术人员将理解，在不脱离如随附的权利要求及其等同所阐述的本公开的精神和范围的情况下，可对所描述的实施方式进行形式和细节上的各种改变。

Claims (19)

1.显示装置，包括：
衬底，包括像素；
扫描线，用于向所述像素供应扫描信号；
数据线，用于向所述像素供应数据信号；
第一电力线，用于向所述像素供应第一驱动电源；
第二电力线，用于向所述像素供应第二驱动电源；以及
第三电力线，用于向所述像素供应接地电压，
其中，所述像素包括：
第一电极和第二电极，在所述衬底上彼此间隔开；
多个发光元件，所述发光元件中的每个具有在所述发光元件的长度方向上的第一端部和第二端部并且布置在所述第一电极与所述第二电极之间；以及
第一开关，电连接在所述第三电力线与所述第一电极之间，所述第一开关配置成通过控制信号接通。
2.如权利要求1所述的显示装置，其中，所述像素还包括位于与所述第一电极和所述第二电极相同的平面上的第一导电线和第二导电线，所述第一导电线和所述第二导电线彼此间隔开，以及
其中，当在平面上观察时，所述第一导电线和所述第二导电线位于所述第一电极与所述第二电极之间。
3.如权利要求2所述的显示装置，其中，当所述第一开关接通时，具有与所述第二驱动电源的电平不同的电平的交流电压施加至所述第二电极。
4.如权利要求3所述的显示装置，其中，所述像素还包括：
控制信号线，配置成具有施加至所述控制信号线的所述控制信号；
第二开关，连接在所述第一导电线与所述第三电力线之间，所述第二开关配置成通过所述控制信号与所述第一开关并发地接通；以及
第三开关，连接在所述第二导电线与所述第二电力线之间，所述第三开关配置成通过所述控制信号与所述第一开关并发地接通。
5.如权利要求4所述的显示装置，其中，所述第一导电线和所述第二导电线是浮置电极。
6.如权利要求5所述的显示装置，其中，所述控制信号线位于与所述扫描线相同的层中。
7.如权利要求6所述的显示装置，其中，所述第一开关、所述第二开关和所述第三开关中的每个包括薄膜晶体管。
8.如权利要求7所述的显示装置，其中，所述第一开关、所述第二开关和所述第三开关中的每个包括：
栅电极，位于所述衬底上，所述栅电极与所述控制信号线集成；
有源图案，与所述栅电极的一个区域重叠；以及
第一端子和第二端子，接触所述有源图案的两端。
9.如权利要求8所述的显示装置，其中，所述像素还包括：像素电路，所述像素电路连接在所述第一电力线与所述第一电极之间或者连接在所述第二电力线与所述第二电极之间，以及
其中，所述像素电路包括用于驱动所述发光元件的驱动晶体管和连接在所述数据线与所述驱动晶体管之间的开关晶体管。
10.如权利要求9所述的显示装置，其中，所述驱动晶体管和所述开关晶体管包括具有与所述第一开关、所述第二开关和所述第三开关相同的类型的晶体管。
11.如权利要求10所述的显示装置，其中，当所述第一开关、所述第二开关和所述第三开关并发地接通时，所述接地电压供应至所述第一电极且所述交流电压施加至所述第二电极，使得在所述第一电极与所述第二电极之间形成电场。
12.如权利要求10所述的显示装置，其中，当所述第一开关、所述第二开关和所述第三开关并发地断开时，所述第一驱动电源经由所述像素电路施加至所述第一电极，并且所述第二驱动电源施加至所述第二电极。
13.如权利要求10所述的显示装置，其中，所述像素电路还包括：
第一电容器，连接在所述驱动晶体管的栅电极与所述第一电力线之间；以及
第二电容器，连接在所述第一电极与所述第二电力线之间。
14.如权利要求13所述的显示装置，其中，所述第一电容器包括：
第一下部电极，位于所述衬底上；
第一上部电极，位于所述第一下部电极上；以及
层间绝缘层，插置在所述第一下部电极与所述第一上部电极之间，
其中，所述第二电容器包括：
第二下部电极，所述第二下部电极位于与所述第一下部电极相同的层中；
第二上部电极，位于所述第二下部电极上；以及
所述层间绝缘层，插置在所述第二下部电极与所述第二上部电极之间，以及
其中，所述第一上部电极和所述第二上部电极位于相同的层中。
15.如权利要求14所述的显示装置，其中，所述第一导电线通过第一桥接图案电连接至所述第一电极，以及
其中，所述第二导电线通过与所述第一桥接图案间隔开的第二桥接图案电连接至所述第二电极。
16.如权利要求15所述的显示装置，其中，所述第一桥接图案和所述第二桥接图案位于与所述数据线相同的层中。
17.如权利要求16所述的显示装置，其中，当所述第一开关接通时，所述接地电压施加至所述第一导电线和所述第一电极中的每个，且所述交流电压施加至所述第二导电线和所述第二电极中的每个，使得在所述第一电极与所述第二电极之间形成电场。
18.如权利要求17所述的显示装置，其中，所述像素还包括：
第一屏蔽电极线，位于所述第一电极与所述层间绝缘层之间；
第二屏蔽电极线，位于所述第一导电线与所述层间绝缘层之间；以及
第三屏蔽电极线，位于所述第二导电线与所述层间绝缘层之间。
19.如权利要求1所述的显示装置，其中，所述像素还包括：
第一接触电极，将所述发光元件中的每个的所述第一端部和所述第二端部中的任一者电连接至所述第一电极；以及
第二接触电极，将所述发光元件中的每个的所述第一端部和所述第二端部中的另一者电连接至所述第二电极。
CN202010084138.XA 2019-02-08 2020-02-10 显示装置 Pending CN111554198A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0015172 2019-02-08
KR1020190015172A KR20200097869A (ko) 2019-02-08 2019-02-08 표시 장치

Publications (1)

Publication Number Publication Date
CN111554198A true CN111554198A (zh) 2020-08-18

Family

ID=71945159

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010084138.XA Pending CN111554198A (zh) 2019-02-08 2020-02-10 显示装置

Country Status (3)

Country Link
US (1) US11424288B2 (zh)
KR (1) KR20200097869A (zh)
CN (1) CN111554198A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112017596A (zh) * 2020-09-11 2020-12-01 京东方科技集团股份有限公司 一种显示面板、亮度调整方法及显示装置
CN113539170A (zh) * 2021-07-12 2021-10-22 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示基板、显示装置
CN114256397A (zh) * 2020-09-11 2022-03-29 成都辰显光电有限公司 显示面板及其制备方法和显示装置
CN114823771A (zh) * 2021-04-20 2022-07-29 友达光电股份有限公司 半导体装置以及显示装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867104B2 (en) * 2018-08-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Isolation circuit between power domains
KR20200102607A (ko) * 2019-02-21 2020-09-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210035362A (ko) * 2019-09-23 2021-04-01 삼성디스플레이 주식회사 표시 장치
US11037912B1 (en) * 2020-01-31 2021-06-15 X Display Company Technology Limited LED color displays with multiple LEDs connected in series and parallel in different sub-pixels of a pixel
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
KR20220001552A (ko) * 2020-06-29 2022-01-06 삼성디스플레이 주식회사 스테이지 및 이를 구비한 표시 장치
KR20220026626A (ko) * 2020-08-25 2022-03-07 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220051056A (ko) * 2020-10-16 2022-04-26 삼성디스플레이 주식회사 표시 장치
KR20220067647A (ko) * 2020-11-17 2022-05-25 삼성디스플레이 주식회사 표시 장치
KR20220077167A (ko) * 2020-11-30 2022-06-09 삼성디스플레이 주식회사 표시 장치
KR20220094310A (ko) 2020-12-28 2022-07-06 삼성디스플레이 주식회사 표시 장치
KR20220109538A (ko) * 2021-01-28 2022-08-05 삼성디스플레이 주식회사 표시 장치
KR20220118597A (ko) * 2021-02-18 2022-08-26 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20220124325A (ko) * 2021-03-02 2022-09-14 삼성디스플레이 주식회사 표시 장치
KR20220154315A (ko) * 2021-05-12 2022-11-22 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20220162202A (ko) * 2021-05-31 2022-12-08 삼성디스플레이 주식회사 표시 장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101609840A (zh) * 2008-06-17 2009-12-23 三星移动显示器株式会社 像素及利用所述像素的有机发光显示装置
CN102136252A (zh) * 2010-01-25 2011-07-27 三星电子株式会社 背光组件和具有它的显示装置
CN103311267A (zh) * 2012-03-12 2013-09-18 索尼公司 显示面板、显示装置和电子设备
US20140160179A1 (en) * 2012-12-11 2014-06-12 Samsung Display Co., Ltd. Pixel circuit and display device
KR20160016266A (ko) * 2014-08-04 2016-02-15 에스케이플래닛 주식회사 Poi 객체 분포에 의한 이동 방향 추천 장치 및 방법
KR20170084139A (ko) * 2014-11-18 2017-07-19 아큘러스 브이알, 엘엘씨 통합된 컬러 ｌｅｄ 마이크로 디스플레이
KR20170094930A (ko) * 2016-02-12 2017-08-22 광주과학기술원 마이크로 led 디스플레이용 기판 구조 및 이를 이용한 디스플레이 장치
CN107403817A (zh) * 2016-05-20 2017-11-28 群创光电股份有限公司 显示装置
CN107611153A (zh) * 2016-07-12 2018-01-19 三星显示有限公司 显示设备和制造该显示设备的方法
CN108269520A (zh) * 2016-12-30 2018-07-10 三星显示有限公司 显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080087355A (ko) * 2007-03-26 2008-10-01 삼성전자주식회사 발광 픽셀 및 상기 발광 픽셀의 구동 장치
KR102509929B1 (ko) * 2018-09-05 2023-03-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210115116A (ko) * 2020-03-11 2021-09-27 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101609840A (zh) * 2008-06-17 2009-12-23 三星移动显示器株式会社 像素及利用所述像素的有机发光显示装置
CN102136252A (zh) * 2010-01-25 2011-07-27 三星电子株式会社 背光组件和具有它的显示装置
CN103311267A (zh) * 2012-03-12 2013-09-18 索尼公司 显示面板、显示装置和电子设备
US20140160179A1 (en) * 2012-12-11 2014-06-12 Samsung Display Co., Ltd. Pixel circuit and display device
KR20160016266A (ko) * 2014-08-04 2016-02-15 에스케이플래닛 주식회사 Poi 객체 분포에 의한 이동 방향 추천 장치 및 방법
KR20170084139A (ko) * 2014-11-18 2017-07-19 아큘러스 브이알, 엘엘씨 통합된 컬러 ｌｅｄ 마이크로 디스플레이
KR20170094930A (ko) * 2016-02-12 2017-08-22 광주과학기술원 마이크로 led 디스플레이용 기판 구조 및 이를 이용한 디스플레이 장치
CN107403817A (zh) * 2016-05-20 2017-11-28 群创光电股份有限公司 显示装置
CN107611153A (zh) * 2016-07-12 2018-01-19 三星显示有限公司 显示设备和制造该显示设备的方法
CN108269520A (zh) * 2016-12-30 2018-07-10 三星显示有限公司 显示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112017596A (zh) * 2020-09-11 2020-12-01 京东方科技集团股份有限公司 一种显示面板、亮度调整方法及显示装置
CN114256397A (zh) * 2020-09-11 2022-03-29 成都辰显光电有限公司 显示面板及其制备方法和显示装置
CN114256397B (zh) * 2020-09-11 2023-10-27 成都辰显光电有限公司 显示面板及其制备方法和显示装置
CN114823771A (zh) * 2021-04-20 2022-07-29 友达光电股份有限公司 半导体装置以及显示装置
CN113539170A (zh) * 2021-07-12 2021-10-22 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示基板、显示装置

Also Published As

Publication number Publication date
US20200258938A1 (en) 2020-08-13
KR20200097869A (ko) 2020-08-20
US11424288B2 (en) 2022-08-23

Similar Documents

Publication Publication Date Title
CN111554198A (zh) 显示装置
EP3346502B1 (en) Display device
CN108376694B (zh) 显示装置
EP3958317A1 (en) Display device and method for manufacturing same
EP3787027A1 (en) Light-emitting device, display device having same, and method for manufacturing same
KR102602621B1 (ko) 표시 장치
KR20210057891A (ko) 표시 장치 및 그의 제조 방법
KR20200145966A (ko) 표시 장치 및 그의 제조 방법
KR102574913B1 (ko) 표시 장치 및 그의 제조 방법
EP3968383A1 (en) Pixel and display device comprising same
KR102553231B1 (ko) 표시 장치 및 그의 제조 방법
KR20210053391A (ko) 표시 장치
EP4040494A1 (en) Pixel, display device including same, and manufacturing method therefor
KR20210116833A (ko) 표시 장치 및 그의 제조 방법
CN113394249A (zh) 显示设备及制造显示设备的方法
CN114846614A (zh) 显示装置和用于制造该显示装置的方法
KR102669163B1 (ko) 화소, 이를 구비한 표시 장치 및 그의 제조 방법
CN112802867A (zh) 显示装置
KR20210141828A (ko) 화소 및 이를 구비한 표시 장치
EP3958318A1 (en) Display device and method for manufacturing same
CN113644093A (zh) 像素和包括像素的显示装置
CN115004373A (zh) 显示装置及制造显示装置的方法
KR20210075292A (ko) 표시 장치 및 그의 제조 방법
KR20210055852A (ko) 표시 장치 및 그의 제조 방법
US20230206836A1 (en) Display device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination