CN114725086A - 静电保护电路及芯片 - Google Patents

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Abstract

本发明涉及一种静电保护电路及芯片，包括：静电保护模块，位于被保护芯片内部，与被保护电路连接；及控制模块，与所述静电保护模块连接，用于在所述被保护芯片发生静电时向所述静电保护模块输出低电平以触发所述静电保护模块泄放静电电流，并在所述被保护芯片未发生静电时向所述静电保护模块输出高电平以降低所述静电保护模块的静态漏电电流。上述静电保护电路不仅能够对被保护芯片进行静电保护，还能够降低自身的漏电流。

Description

静电保护电路及芯片
技术领域
本申请涉及集成电路技术领域，特别是涉及一种静电保护电路及芯片。
背景技术
目前半导体的制程越来越先进，随着沟道长度越来越短、结深(junction depth)越来越浅、金属硅化物(silicide)的应用、轻掺杂漏极(LDD，Lightly Doped Drain)的应用及氧化层越来越薄，使得静电释放(ESD，Electro-Static discharge)设计的窗口(window)越来越小，ESD保护设计面临的挑战越来越大。为了保护集成电路免于受到静电的危害，通常要对集成电路进行静电保护。然而，传统的静电保护电路存在漏电等问题。
发明内容
基于此，有必要针对传统技术中静电保护电路漏电的问题提供一种静电保护电路及芯片。
为了实现上述目的，一方面，本发明提供了一种静电保护电路包括：
静电保护模块，位于被保护芯片内部，与被保护电路连接；及
控制模块，与所述静电保护模块连接，用于在所述被保护芯片发生静电时向所述静电保护模块输出低电平以触发所述静电保护模块泄放静电电流，并在所述被保护芯片未发生静电时向所述静电保护模块输出高电平以降低所述静电保护模块的静态漏电电流。
上述静电保护电路包括静电保护模块和控制模块，控制模块与静电保护模块连接，控制模块用于检测被保护芯片是否发生静电，并在被保护芯片发生静电时向静电保护模块输出低电平信号以作为触发信号，触发静电保护模块泄放静电电流，从而对被保护芯片进行静电保护；控制模块具体可以与静电保护模块中存在静态漏电电流的支路连接，控制模块在未检测到被保护芯片发生静电时向静电保护模块中存在静态漏电电流的支路输出高电平，使得在被保护芯片未发生静电时能够降低存在静态漏电电流的支路两端的压降，从而减少静电保护模块所产生的静态漏电电流。静电保护电路不仅能够对被保护芯片进行静电保护，还能够降低自身的漏电流。
在其中一个实施例中，所述静电保护模块包括：
可控硅整流器，具有阳极、阴极及触发端，所述控制模块连接于所述可控硅整流器的阳极和阴极之间；以及
二极管串，包括多个串联的二极管，所述二极管串的阳极与所述可控硅整流器的触发端连接，所述二极管串的阴极与所述控制模块连接；在所述被保护芯片发生静电时，所述控制模块向所述二极管串的阴极输出低电平以触发所述可控硅整流器泄放静电电流；在所述被保护芯片未发生静电时，所述控制模块向所述二极管串的阴极输出高电平以降低所述二极管串两端的压降。
在其中一个实施例中，所述可控硅整流器的触发电压随所述二极管数量的增加而增加。
在其中一个实施例中，所述二极管数量范围为2个～3个。
在其中一个实施例中，所述可控硅整流器的维持电压大于所述被保护芯片的电源电压。
在其中一个实施例中，所述可控硅整流器的等效电路包括第一三极管、第二三极管及第一电阻，所述第一三极管的发射极为所述可控硅整流器的阳极，所述第一三极管的基极与所述二极管串的阳极和所述第二三极管的集电极连接，所述第一三极管的集电极与所述第二三极管的基极和所述第一电阻的一端连接，所述第二三极管的发射极与所述第一电阻的另一端连接后作为所述可控硅整流器的阴极。
在其中一个实施例中，所述第一三极管为PNP三极管，所述第二三极管为NPN三极管。
在其中一个实施例中，所述控制模块包括：
触发单元，连接于所述可控硅整流器的阳极和阴极之间，用于在所述被保护芯片发生静电时产生低电平信号，并在所述被保护芯片未发生静电时产生高电平信号；及
缓冲单元，连接于所述可控硅整流器的阳极和阴极之间，且所述缓冲单元的输入端与所述触发单元的输出端连接，所述缓冲单元的输出端与所述二极管串的阴极连接，用于对所述触发单元产生的电平信号进行偶数次反向后输出给所述二极管串。
在其中一个实施例中，所述触发单元包括第二电阻及电容，所述第二电阻的一端与所述可控硅整流器的阳极连接，所述第二电阻的另一端与所述电容的一端连接并作为所述触发单元的输出端，所述电容的另一端与所述可控硅整流器的阴极连接。
在其中一个实施例中，所述缓冲单元包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管，所述第一PMOS管和所述第二PMOS管的源极均与所述可控硅整流器的阳极连接，所述第一NMOS管和所述第二NMOS管的源极均与所述可控硅整流器的阴极连接，所述第一PMOS管和所述第一NMOS管的栅极均与所述触发单元的输出端连接，所述第一PMOS管和所述第一NMOS管的漏极均与所述第二PMOS管和所述第二NMOS管的栅极连接，所述第二PMOS管和所述第二NMOS管的漏极均与所述二极管串的阴极连接。
一种芯片，包括被保护电路及如上任一项所述的静电保护电路。
上述芯片中静电保护电路包括静电保护模块和控制模块，控制模块与静电保护模块连接，控制模块用于检测被保护芯片是否发生静电，并在被保护芯片发生静电时向静电保护模块输出低电平信号以作为触发信号，触发静电保护模块泄放静电电流，从而对被保护芯片进行静电保护；控制模块具体可以与静电保护模块中存在静态漏电电流的支路连接，控制模块在未检测到被保护芯片发生静电时向静电保护模块中存在静态漏电电流的支路输出高电平，使得在被保护芯片未发生静电时能够降低存在静态漏电电流的支路两端的压降，从而减少静电保护模块所产生的静态漏电电流。静电保护电路不仅能够对被保护芯片进行静电保护，还能够降低自身的漏电流。
在其中一个实施例中，所述被保护电路包括电源端、接地端及信号传输端，所述静电保护电路连接于所述电源端、所述接地端及所述信号传输端中任两个之间以对所述被保护电路进行静电保护。
在其中一个实施例中，所述芯片包括多个所述静电保护电路，所述静电保护电路连接于所述电源端与所述接地端之间、所述电源端与所述信号传输端之间及所述接地端与所述信号传输端之间。
在其中一个实施例中，所述芯片为逻辑芯片、模拟芯片或存储芯片。
在其中一个实施例中，所述芯片包括DRAM芯片。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种ESD器件中的SCR的电压-电流特性图；
图2为一种ESD的设计窗口图；
图3为一种DTSCR的等效电路图；
图4为本申请一实施例中提供的静电保护电路的结构框图；
图5为本申请一实施例中提供的静电保护电路的等效电路图；
图6为本申请一实施例中提供的芯片的结构框图。
附图标记说明：
10、静电保护电路；20、被保护电路；110、控制模块；120、静电保护模块；111、触发单元；112、缓冲单元；121、可控硅整流器；122、二极管串。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。
可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
目前，对集成电路进行静电保护时所用到的ESD器件通常有二极管、场效应管(MOS，Metal-Oxide-Semiconductor Field-Effect Transistor)以及可控硅整流器(SCR，Silicon Controlled Rectifier)等。但常规的SCR触发电压高，维持电压低，易发生闩锁，不适用于动态随机存取存储器(DRAM，Dynamic Random Access Memory)产品的静电保护。常规SCR的电压-电流特性如图1所示，其已偏离ESD的设计窗口如图2所示。为了能将SCR应用在DRAM产品的静电保护中，传统技术中采用二极管串触发的可控硅整流器(DTSCR)替代SCR。DTSCR等效电路图如图3所示，其包括二极管串D和常规SCR(虚线框中的电路图为SCR的等效电路图)。然而，DTSCR在二极管串D所在支路存在漏电问题，泄露路径(Leakage path)如图3中箭头方向所示。
请参阅图4，图4为本申请一实施例提供的静电保护电路的结构框图。静电保护电路包括控制模块110及静电保护模块120。静电保护模块120位于被保护芯片(图1未示出)内部，静电保护模块120与被保护电路(图1未示出)连接。控制模块110与静电保护模块120连接，控制模块110用于在被保护芯片发生静电时向静电保护模块120输出低电平以触发静电保护模块120泄放静电电流，并在被保护芯片未发生静电时向静电保护模块120输出高电平以降低静电保护模块120的静态漏电电流。
具体的，被保护芯片可以为逻辑芯片、模拟芯片或存储器芯片等等，被保护芯片为存储器芯片时可具体可以为DRAM芯片。被保护电路可以是被保护芯片内部的功能电路。静电保护模块120位于被保护芯片内部，静电保护模块120与被保护电路连接。控制模块110与静电保护模块120连接，控制模块110用于检测被保护芯片是否发生静电，并在被保护芯片发生静电时向静电保护模块120输出低电平信号以作为触发信号，触发静电保护模块120泄放静电电流，从而对被保护芯片进行静电保护；控制模块110具体可以与静电保护模块120中存在静态漏电电流的支路连接，控制模块110在未检测到被保护芯片发生静电时向静电保护模块120中存在静态漏电电流的支路输出高电平，使得在被保护芯片未发生静电时能够降低存在静态漏电电流的支路两端的压降，从而减少静电保护模块120所产生的静态漏电电流。本实施例中的静电保护电路不仅能够对被保护芯片进行静电保护，还能够降低自身的漏电流。
在一实施例中，请参阅图5，静电保护模块120包括可控硅整流器121和二极管串122。可控硅整流器121具有阳极(Anode)X1、阴极(Cathode)X2及触发端X3。控制模块110连接于可控硅整流器121的阳极X1和阴极X2之间。可控硅整流器121可以是本领域技术人员所熟知的任意的可控硅整流器或对其改进后的器件。
二极管串122包括多个串联的二极管，这些二极管依次首尾相接，首端和末端的两个二极管所引出的阴极和阳极分别作为二极管串122的阴极和阳极。二极管的数量可以根据需求进行设置。二极管串122的阳极与可控硅整流器121的触发端X3连接，二极管串122的阴极与控制模块110连接。在被保护芯片发生静电时，控制模块110向二极管串122的阴极输出低电平以作为触发信号，通过二极管串122触发可控硅整流器121工作，从而泄放被保护芯片发生静电时所产生的静电电流。具体为，在被保护芯片发生静电时，二极管串122两端的电压差大于二极管串122导通的阈值电压，二极管串122先导通，进而触发可控硅整流器121，再由可控硅整流器121快速通过大电流，从而释放了静电。因为让二极管串122先导通需要的导通电压较低，所以所述静电保护模块120具有较小的触发电压。在被保护芯片未发生静电时，控制模块110向二极管串122的阴极输出高电平大大地降低了二极管串122两端的压降，从而降低二极管串122所在支路的漏电流。
本实施例中，采用DTSCR对被保护芯片进行静电保护，使得静电保护电路中的可控硅整流器121具有触发电压低、触发电压可调、维持电压大于被保护芯片的电源电压的优点，避免了闩锁的发生，静电保护能力高，尤其可适用于先进制程的低工作电压的芯片的静电保护，该被保护芯片可以是DRAM芯片。并且，还通过对传统DTSCR进行改进，在被保护芯片未发生静电时，控制模块110向DTSCR中二极管串122的阴极输出高电平以降低二极管串122两端的压降，从而降低DTSCR的漏电流。
在一实施例中，可控硅整流器121的触发电压随二极管数量的增加而增加。可以根据被保护芯片的操作电压调节触发电压大小，可控硅整流器121的触发电压与二极管数量成正比，故可以根据被保护芯片的操作电压设置二极管串122中二极管的数量。当被保护芯片为DRAM芯片时其操作电压可以为1.1V或1.2V，根据其操作电压可以设置二极管的数量范围为2～3个，从而满足DRAM芯片的要求。当然，为了满足其他芯片操作电压的需要，二极管串122中的二极管的数量还可以根据实际需要设定为其他数值。
在一实施例中，可控硅整流器121的触发电压小于静电保护设计窗口的最大电压。请参阅图2，可以根据被保护芯片的操作电压设置静电保护设计窗口(ESD design window)的最大值Vmax，继而可以设置可控硅整流器121的触发电压Vt1小于静电保护设计窗口的最大值Vmax，使得可控硅整流器121的触发点(Trigger Point)(Vt1，It1)在静电保护设计窗口内。
在一实施例中，可控硅整流器121的维持电压大于被保护芯片的电源电压。仍然参阅图2，可以设置静电保护设计窗口的最小值为被保护芯片的电源电压Vdd，进而设置可控硅整流器121的维持电压Vh大于被保护芯片的电源电压Vdd，使得可控硅整流器的维持点(Vh，Ih)在静电保护设计窗口内。可控硅整流器121的维持电压大于被保护芯片的电源电压可以避免闩锁的发生。
在一实施例中，请参阅图5，可控硅整流器121的等效电路包括第一三极管Q3、第二三极管Q4及第一电阻R1。第一三极管Q3的发射极为可控硅整流器121的阳极X1，第一三极管Q3的基极与二极管串122的阳极和第二三极管Q4的集电极连接，第一三极管Q3的集电极与第二三极管Q4的基极和第一电阻R1的一端连接，第二三极管Q4的发射极与第一电阻R1的另一端连接后作为可控硅整流器121的阴极X2。本实施例中，第一三极管Q3的基极和第二三极管Q4的集电极连接后作为可控硅整流器121的触发端X3。
可选的，第一三极管Q3为PNP三极管，第二三极管Q4为NPN三极管。
本实施例中，当被保护芯片发生静电时，控制模块110输出低电平给二极管串122的阴极，使得二极管串122先导通，继而触发可控硅整流器121中的第一三极管Q3和第二三极管Q4依次导通，从而形成多条静电泄放通道，对被保护芯片产生的静电电流进行泄放。具体为，当被保护芯片发生静电时，二极管串122两端的电压差大于二极管串122导通的阈值电压，二极管串122先导通，进而触发可控硅整流器121中的第一三极管Q3和第二三极管Q4依次导通，再由可控硅整流器121快速通过大电流，从而释放了静电。因为让二极管串122先导通需要的导通电压较低，所以所述静电保护模块120具有较小的触发电压。
在一实施例中，仍然参阅图5，控制模块110包括触发单元111及缓冲单元112。触发单元111连接于可控硅整流器121的阳极X1和阴极X2之间，用于在被保护芯片发生静电时产生低电平信号，并在被保护芯片未发生静电时产生高电平信号。缓冲单元112连接于可控硅整流器121的阳极X1和阴极X2之间，且缓冲单元112的输入端与触发单元111的输出端连接，缓冲单元112的输出端与二极管串122的阴极连接，缓冲单元112用于对触发单元111产生的电平信号进行偶数次反向后输出给二极管串122。譬如，缓冲单元122可以对触发单元产生的电平信号进行两次反向后输出给二极管串122。
具体的，触发单元111在被保护芯片发生静电时产生低电平信号，缓冲单元112的输入端接收触发单元111所输出的低电平信号后，将该低电平信号进行偶数次反向后仍然输出低电平给二极管串122。触发单元111在被保护芯片未发生静电时产生高电平信号，缓冲单元112的输入端接收触发单元111所输出的高电平信号后，将该高电平信号进行偶数次反向后仍然输出高电平给二极管串122。
当然，在其他实施例中，也可以在条件允许的情况下设置缓冲单元112转换后得到的低电平信号的电压值与触发单元111产生的低电平信号的电压值相等，缓冲单元112转换后得到的高电平信号的电压值与触发单元111产生的高电平信号的电压值相等。
在一实施例中，触发单元111包括第二电阻R2及电容C。第二电阻R2的一端与可控硅整流器121的阳极X1连接，第二电阻R2的另一端与电容C的一端连接并作为触发单元111的输出端。电容C的另一端与可控硅整流器121的阴极X2连接。
本实施例中，触发单元111为RC电路，用于检测被保护芯片是否发生静电，在被保护芯片发生静电时，有瞬态电流通过RC电路，使得电容C导通，相当于短路，从而将触发单元111的输出端的电位拉至和可控硅整流器121的阴极X2的电位一样；在被保护芯片未发生静电时，RC电路中的电容C不导通，相当于断路，由第二电阻R2将触发单元111的输出端拉至和可控硅整流器121的阳极X1的电位一样。
在一实施例中，缓冲单元112包括第一PMOS管Mp1、第二PMOS管Mp2、第一NMOS管Mn1及第二NMOS管Mn2。第一PMOS管Mp1和第二PMOS管Mp2的源极均与可控硅整流器121的阳极X1连接，第一NMOS管Mn1和第二NMOS管Mn2的源极均与可控硅整流器121的阴极X2连接，第一PMOS管Mp1和第一NMOS管Mn1的栅极均与触发单元111的输出端连接，第一PMOS管Mp1和第一NMOS管Mn1的漏极均与第二PMOS管Mp2和第二NMOS管Mn2的栅极连接，第二PMOS管Mp2和第二NMOS管Mn2的漏极均与二极管串122的阴极连接。
本实施例中，当被保护芯片发生静电时，触发单元111向缓冲单元112的输入端输出低电平，图5中，a点为低电位，使得第一PMOS管Mp1导通，同时第一NMOS管Mn1关断；b点为高电位，使得第二NMOS管Mn2导通，同时第二PMOS管Mp2关断；c点为低电位，即缓冲单元112向二极管串122的阴极输出低电平，二极管串122正向导通，继而触发可控硅整流器121泄放静电电流。当被保护芯片未发生静电时，触发单元111向缓冲单元112的输入端输出高电平，图5中，a点为高电位，使得第一NMOS管Mn1导通，同时第一PMOS管Mp1关断；b点为低电位，使得第二PMOS管Mp2导通，同时第二NMOS管Mn2关断；c点为高电位，即缓冲单元112向二极管串122的阴极输出高电平，从而降低二极管串122两端的压降，并且使得二极管串122截止，从而大大的降低了漏电电流。
本申请还提供一种芯片。芯片包括被保护电路及上述任一个实施例中静电保护电路。静电保护电路能够在芯片发生静电时泄放静电电流以保证被保护电路不受损坏，并且静电保护电路本身的静态漏电电流较小甚至为零从而在芯片没有发生静电时不会影响被保护电路的正常功能，也不会增加芯片的损耗。
在一实施例中，被保护电路包括电源端(VDD)、接地端(VSS)及信号传输端。静电保护电路连接于电源端、接地端及信号传输端中的任意两端之间，以对被保护电路进行静电保护。其中，被保护电路的信号传输端可以包括输入端(Input)和输出端(Output)。
在一个实施例中，请参阅图6，芯片包括多个静电保护电路10，静电保护电路10连接于被保护电路20的电源端与接地端之间、电源端与信号传输端之间及接地端与信号传输端之间；静电保护电路10具体可以连接于电源端和输入端之间、输入端与接地端之间、电源端和输出端之间、输出端和接地端之间、电源端和接地端之间。并且，静电保护电路10的阳极和阴极可以反接从而泄放反向静电电流，根据实际需求设置即可。本实施例中，反接是相对于正接而言，譬如，当正接为静电保护电路10的阳极与被保护电路20的电源端连接且静电保护电路10的阴极与被保护电路20的接地端连接时，反接为静电保护电路10的阳极与被保护电路20的接地端连接且静电保护电路10的阴极与被保护电路20的电源端连接。
在一实施例中，芯片可以包括逻辑芯片、模拟信号或存储芯片等等。
在一实施例中，芯片可以包括DRAM芯片。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种静电保护电路，其特征在于，包括：
静电保护模块，位于被保护芯片内部，与被保护电路连接；及
控制模块，与所述静电保护模块连接，用于在所述被保护芯片发生静电时向所述静电保护模块输出低电平以触发所述静电保护模块泄放静电电流，并在所述被保护芯片未发生静电时向所述静电保护模块输出高电平以降低所述静电保护模块的静态漏电电流。
2.根据权利要求1所述的静电保护电路，其特征在于，所述静电保护模块包括：
可控硅整流器，具有阳极、阴极及触发端，所述控制模块连接于所述可控硅整流器的阳极和阴极之间；以及
二极管串，包括多个串联的二极管，所述二极管串的阳极与所述可控硅整流器的触发端连接，所述二极管串的阴极与所述控制模块连接；在所述被保护芯片发生静电时，所述控制模块向所述二极管串的阴极输出低电平以触发所述可控硅整流器泄放静电电流；在所述被保护芯片未发生静电时，所述控制模块向所述二极管串的阴极输出高电平以降低所述二极管串两端的压降。
3.根据权利要求2所述的静电保护电路，其特征在于，所述可控硅整流器的触发电压随所述二极管数量的增加而增加。
4.根据权利要求3所述的静电保护电路，其特征在于，所述二极管数量范围为2个～3个。
5.根据权利要求2所述的静电保护电路，其特征在于，所述可控硅整流器的维持电压大于所述被保护芯片的电源电压。
6.根据权利要求2所述的静电保护电路，其特征在于，所述可控硅整流器的等效电路包括第一三极管、第二三极管及第一电阻，所述第一三极管的发射极为所述可控硅整流器的阳极，所述第一三极管的基极与所述二极管串的阳极和所述第二三极管的集电极连接，所述第一三极管的集电极与所述第二三极管的基极和所述第一电阻的一端连接，所述第二三极管的发射极与所述第一电阻的另一端连接后作为所述可控硅整流器的阴极。
7.根据权利要求6所述的静电保护电路，其特征在于，所述第一三极管为PNP三极管，所述第二三极管为NPN三极管。
8.根据权利要求2所述的静电保护电路，其特征在于，所述控制模块包括：
触发单元，连接于所述可控硅整流器的阳极和阴极之间，用于在所述被保护芯片发生静电时产生低电平信号，并在所述被保护芯片未发生静电时产生高电平信号；及
缓冲单元，连接于所述可控硅整流器的阳极和阴极之间，且所述缓冲单元的输入端与所述触发单元的输出端连接，所述缓冲单元的输出端与所述二极管串的阴极连接，用于对所述触发单元产生的电平信号进行偶数次反向后输出给所述二极管串。
9.根据权利要求8所述的静电保护电路，其特征在于，所述触发单元包括第二电阻及电容，所述第二电阻的一端与所述可控硅整流器的阳极连接，所述第二电阻的另一端与所述电容的一端连接并作为所述触发单元的输出端，所述电容的另一端与所述可控硅整流器的阴极连接。
10.根据权利要求8所述的静电保护电路，其特征在于，所述缓冲单元包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管，所述第一PMOS管和所述第二PMOS管的源极均与所述可控硅整流器的阳极连接，所述第一NMOS管和所述第二NMOS管的源极均与所述可控硅整流器的阴极连接，所述第一PMOS管和所述第一NMOS管的栅极均与所述触发单元的输出端连接，所述第一PMOS管和所述第一NMOS管的漏极均与所述第二PMOS管和所述第二NMOS管的栅极连接，所述第二PMOS管和所述第二NMOS管的漏极均与所述二极管串的阴极连接。
11.一种芯片，其特征在于，包括被保护电路及如权利要求1-10中任一项所述的静电保护电路。
12.根据权利要求11所述的芯片，其特征在于，所述被保护电路包括电源端、接地端及信号传输端，所述静电保护电路连接于所述电源端、所述接地端及所述信号传输端中的任意两端之间，以对所述被保护电路进行静电保护。
13.根据权利要求12所述的芯片，其特征在于，所述芯片包括多个所述静电保护电路，所述静电保护电路连接于所述电源端与所述接地端之间、所述电源端与所述信号传输端之间及所述接地端与所述信号传输端之间。
14.根据权利要求11所述的芯片，其特征在于，所述芯片包括逻辑芯片、模拟芯片或存储芯片。
15.根据权利要求14所述的芯片，其特征在于，所述芯片包括DRAM芯片。
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