CN114721987A - 一种基于MCU和FPGA SoC架构的多路接口电路 - Google Patents

一种基于MCU和FPGA SoC架构的多路接口电路 Download PDF

Info

Publication number
CN114721987A
CN114721987A CN202210158972.8A CN202210158972A CN114721987A CN 114721987 A CN114721987 A CN 114721987A CN 202210158972 A CN202210158972 A CN 202210158972A CN 114721987 A CN114721987 A CN 114721987A
Authority
CN
China
Prior art keywords
interface
mcu
module
data
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210158972.8A
Other languages
English (en)
Inventor
刘烈
张东晓
贾红
陈维新
韦嶔
程显志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc
Original Assignee
XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc filed Critical XI'AN INTELLIGENCE SILICON TECHNOLOGY Inc
Priority to CN202210158972.8A priority Critical patent/CN114721987A/zh
Publication of CN114721987A publication Critical patent/CN114721987A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

本发明涉及一种基于MCU和FPGA SoC架构的多路接口电路，包括：依次连接的总线接口模块、接口控制模块和接口通路模块，其中，总线接口模块通过***总线与MCU连接，接口通路模块与外部设备连接；接口控制模块用于将用户设置的接口信息映射至总线接口模块，并控制总线接口模块将接口信息映射至MCU；总线接口模块用于根据接收的***总线信号，得到接口配置数据，***总线信号是MCU根据接口信息产生的；接口控制模块还用于根据接口配置数据控制接口通路模块与外部设备实现数据传输。本发明的基于MCU和FPGA SoC架构的多路接口电路，增强了MCU和FPGA SoC的扩展性、通用性，降低了接口设计的复杂度，提高了接口设计应用的灵活性。

Description

一种基于MCU和FPGA SoC架构的多路接口电路
技术领域
本发明属于FPGA核的片上***技术领域，具体涉及一种基于MCU和 FPGA SoC架构的多路接口电路。
背景技术
MCU(Microcontroller Unit，微控制器单元)和FPGA (Field-Programmable GateArray，现场可编程门阵列)SoC(System on Chip，片上***)架构是指将通用MCU、存储器、外部设备等与国产FPGA相连，构成一个MCU控制器和FPGA核的片上***。MCU需通过相关接口与外部设备交互。常用接口主要分为两类：并行接口和串行接口，并行接口是指数据的各位同时进行传送；串行接口是指数据一位位的按顺序进行传送。
在基于FPGA与MCU的一种接口设计中，例如，通过接口总线实现对 FPGA内部RAM的读写，其寻址范围0～255，其中，FPGA设计采用Verilog HDL语言，而单片机设计由C语言完成。上述技术方案中，MCU***数据传输通路不足，无法实现大量数据高速传输，且接口专用性强，应用场景固定，灵活性不高。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于MCU和 FPGA SoC架构的多路接口电路。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种基于MCU和FPGA SoC架构的多路接口电路，包括：依次连接的总线接口模块、接口控制模块和接口通路模块，其中，
所述总线接口模块通过***总线与MCU连接，所述接口通路模块与外部设备连接；
所述接口控制模块用于将用户设置的接口信息映射至所述总线接口模块，并控制所述总线接口模块将所述接口信息映射至所述MCU；
所述总线接口模块用于根据接收的***总线信号，得到接口配置数据，所述***总线信号是MCU根据所述接口信息产生的；
所述接口控制模块还用于根据所述接口配置数据控制所述接口通路模块与所述外部设备实现数据传输。
在本发明的一个实施例中，所述接口信息包括接口通路数量，通路数据位宽，以及数据读写信息。
在本发明的一个实施例中，所述总线接口模块包括寄存器单元。
在本发明的一个实施例中，所述接口控制模块，具体用于：
将用户设置的所述接口信息映射至所述寄存器单元；
控制所述总线接口模块将所述寄存器单元映射至所述MCU。
在本发明的一个实施例中，所述***总线信号包括地址信号、控制信号和数据信号，所述控制信号为读数据使能信号或写数据使能信号。
在本发明的一个实施例中，所述总线接口模块，具体用于：
根据接收的***总线信号的地址信号，获取多通路接口访问地址；
根据所述多通路接口访问地址，解析***总线信号的控制信号，得到接口配置数据。
在本发明的一个实施例中，所述接口配置数据包括控制数据、读写数据、配置接口的通路数量及每个通路的数据位宽。
与现有技术相比，本发明的有益效果在于：
1.本发明的基于MCU和FPGA SoC架构的多路接口电路，将用户设置的接口信息映射至MCU，MCU根据该接口信息产生***总线信号，从而实现了MCU对多路接口的通路数量及每个通路数据位宽的管理；
2.本发明的基于MCU和FPGA SoC架构的多路接口电路，增强了 MCU和FPGA SoC的扩展性、通用性，降低了接口设计的复杂度，提高了接口设计应用的灵活性。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种基于MCU和FPGA SoC架构的多路接口电路的结构框图；
图2是本发明实施例提供的另一种基于MCU和FPGA SoC架构的多路接口电路的结构框图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种基于MCU和 FPGA SoC架构的多路接口电路进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
实施例一
本实施例的基于MCU和FPGA SoC架构的多路接口电路主要基于国产 FPGA逻辑资源实现。请结合参见图1和图2，图1是本发明实施例提供的一种基于MCU和FPGA SoC架构的多路接口电路的结构框图；图2是本发明实施例提供的另一种基于MCU和FPGA SoC架构的多路接口电路的结构框图。如图所示，本实施例的基于MCU和FPGA SoC架构的多路接口电路，包括总线接口模块1、接口控制模块2和接口通路模块3。其中，总线接口模块1、接口控制模块2和接口通路模块3依次连接，总线接口模块1通过***总线与MCU连接，接口通路模块3与外部设备连接。
其中，接口控制模块2用于将用户设置的接口信息映射至总线接口模块1，并控制总线接口模块1将接口信息映射至MCU；总线接口模块1用于根据接收的***总线信号，得到接口配置数据，***总线信号是MCU根据接口信息产生的；接口控制模块2还用于根据接口配置数据控制接口通路模块3与外部设备实现数据传输。
在本实施例中，接口信息包括接口通路数量，通路数据位宽，以及数据读写信息。具体地，数据读写信息为用户设置的通路发送写数据或发送读数据的操作信息。
本实施例的基于MCU和FPGA SoC架构的多路接口电路，将用户设置的接口信息映射至MCU，MCU根据该接口信息产生***总线信号，MCU 通过接口控制模块实现了对多路接口的通路数量及每个通路数据位宽的管理。
进一步地，总线接口模块1包括寄存器单元。
具体地，接口控制模块2，具体用于：将用户设置的接口信息映射至寄存器单元；控制总线接口模块1将寄存器单元映射至MCU。
在本实施例中，可选地，寄存器单元包括配置寄存器、读写寄存器、控制寄存器和状态寄存器。接口控制模块2将用户设置的接口信息映射至相应地寄存器中。例如，用户设置的接口通路数量为1，则接口控制模块2 将1这个数据写入配置寄存器中。
进一步地，可选地，在本实施例中，控制总线接口模块1将寄存器单元映射至MCU的内核地址存储空间。
在本实施例中，***总线信号包括地址信号、控制信号和数据信号。其中，控制信号为读数据使能信号或写数据使能信号，数据信号为读数据或写数据。
具体地，总线接口模块1，具体用于：根据接收的***总线信号的地址信号，获取多通路接口访问地址；根据多通路接口访问地址，解析***总线信号的控制信号，得到接口配置数据。
在本实施例中，接口配置数据包括控制数据、读写数据、配置接口的通路数量及每个通路的数据位宽。
进一步地，接口控制模块2用于根据控制数据、读写数据、配置接口的通路数量及每个通路的数据位宽控制接口通路模块3与外部设备实现数据传输。
在本实施例中，接口通路模块3基于FPGA逻辑资源实现接口通路的通路数量、每个通路数据位宽、数据读写等功能。
需要说明的是，本实施例中外部设备可以是一个或多个。
进一步地，对本实施例的基于MCU和FPGA SoC架构的多路接口电路的工作过程进行具体说明：
首先，接口控制模块2将用户设置的接口通路模块3的通路数量、每个通路数据位宽、数据读写信息映射至总线接口模块1的配置寄存器、读写寄存器、控制寄存器以及状态寄存器，然后，通过总线接口模块1将上述寄存器映射至MCU内核地址存储空间。MCU根据上述用户设置的通路数量、每个通路数据位宽以及数据读写信息产生***总线信号。***总线信号包括地址信号、控制信号和数据信号，其中，控制信号为读数据使能信号或写数据使能信号，数据信号为读数据或写数据。总线接口模块1通过***总线信号的地址信号，获得多通路接口访问地址，根据多通路接口访问地址，解析***总线信号的控制信号，然后根据获得的控制数据、读写数据、配置接口的通路数量及每个通路的数据位宽，接口控制模块2控制接口通路模块3完成多通路接口的配置，从而实现了MCU内核对多路接口的管理。
可选地，如果用户设置的接口通路模块的通路数量为多个，每个通路数据位宽为多位，那么，MCU则可通过本实施例的多路接口电路使用并行接口实现与外部设备的高速传输数据。如果用户设置的接口通路模块的通路数量为1个，每个通路数据位宽为1位，那么，MCU则可通过本实施例的多路接口电路使用串行接口实现与外部设备的数据传输。
本实施例的基于MCU和FPGA SoC架构的多路接口电路，增强了MCU 和FPGA SoC的扩展性、通用性，降低了接口设计的复杂度，提高了接口设计应用的灵活性，同时实现了数据的高效传输。
应当说明的是，在本文中，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种基于MCU和FPGA SoC架构的多路接口电路，其特征在于，包括：依次连接的总线接口模块、接口控制模块和接口通路模块，其中，
所述总线接口模块通过***总线与MCU连接，所述接口通路模块与外部设备连接；
所述接口控制模块用于将用户设置的接口信息映射至所述总线接口模块，并控制所述总线接口模块将所述接口信息映射至所述MCU；
所述总线接口模块用于根据接收的***总线信号，得到接口配置数据，所述***总线信号是MCU根据所述接口信息产生的；
所述接口控制模块还用于根据所述接口配置数据控制所述接口通路模块与所述外部设备实现数据传输。
2.根据权利要求1所述的基于MCU和FPGA SoC架构的多路接口电路，其特征在于，所述接口信息包括接口通路数量，通路数据位宽，以及数据读写信息。
3.根据权利要求1所述的基于MCU和FPGA SoC架构的多路接口电路，其特征在于，所述总线接口模块包括寄存器单元。
4.根据权利要求3所述的基于MCU和FPGA SoC架构的多路接口电路，其特征在于，所述接口控制模块，具体用于：
将用户设置的所述接口信息映射至所述寄存器单元；
控制所述总线接口模块将所述寄存器单元映射至所述MCU。
5.根据权利要求1所述的基于MCU和FPGA SoC架构的多路接口电路，其特征在于，所述***总线信号包括地址信号、控制信号和数据信号，所述控制信号为读数据使能信号或写数据使能信号。
6.根据权利要求5所述的基于MCU和FPGA SoC架构的多路接口电路，其特征在于，所述总线接口模块，具体用于：
根据接收的***总线信号的地址信号，获取多通路接口访问地址；
根据所述多通路接口访问地址，解析***总线信号的控制信号，得到接口配置数据。
7.根据权利要求6所述的基于MCU和FPGA SoC架构的多路接口电路，其特征在于，所述接口配置数据包括控制数据、读写数据、配置接口的通路数量及每个通路的数据位宽。
CN202210158972.8A 2022-02-21 2022-02-21 一种基于MCU和FPGA SoC架构的多路接口电路 Pending CN114721987A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210158972.8A CN114721987A (zh) 2022-02-21 2022-02-21 一种基于MCU和FPGA SoC架构的多路接口电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210158972.8A CN114721987A (zh) 2022-02-21 2022-02-21 一种基于MCU和FPGA SoC架构的多路接口电路

Publications (1)

Publication Number Publication Date
CN114721987A true CN114721987A (zh) 2022-07-08

Family

ID=82235492

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210158972.8A Pending CN114721987A (zh) 2022-02-21 2022-02-21 一种基于MCU和FPGA SoC架构的多路接口电路

Country Status (1)

Country Link
CN (1) CN114721987A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116383107A (zh) * 2023-06-06 2023-07-04 成都立思方信息技术有限公司 一种可灵活扩展的信号收发***

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289409B1 (en) * 1998-08-25 2001-09-11 Infineon Technologies North America Corp. Microcontroller with flexible interface to external devices
CN110781117A (zh) * 2019-09-12 2020-02-11 广东高云半导体科技股份有限公司 一种基于fpga的spi扩展总线接口以及片上***
CN112039745A (zh) * 2020-09-17 2020-12-04 广东高云半导体科技股份有限公司 Can总线通讯控制***及通信***
CN112100098A (zh) * 2020-09-17 2020-12-18 广东高云半导体科技股份有限公司 Ddr控制***及ddr存储***
CN112256615A (zh) * 2020-10-22 2021-01-22 广东高云半导体科技股份有限公司 Usb转换接口装置
CN112540952A (zh) * 2020-12-18 2021-03-23 广东高云半导体科技股份有限公司 具有片内并行接口的片上***
CN113157634A (zh) * 2021-01-28 2021-07-23 厦门智多晶科技有限公司 一种基于fpga的管脚复用配置方法、装置及fpga

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289409B1 (en) * 1998-08-25 2001-09-11 Infineon Technologies North America Corp. Microcontroller with flexible interface to external devices
CN110781117A (zh) * 2019-09-12 2020-02-11 广东高云半导体科技股份有限公司 一种基于fpga的spi扩展总线接口以及片上***
CN112039745A (zh) * 2020-09-17 2020-12-04 广东高云半导体科技股份有限公司 Can总线通讯控制***及通信***
CN112100098A (zh) * 2020-09-17 2020-12-18 广东高云半导体科技股份有限公司 Ddr控制***及ddr存储***
CN112256615A (zh) * 2020-10-22 2021-01-22 广东高云半导体科技股份有限公司 Usb转换接口装置
CN112540952A (zh) * 2020-12-18 2021-03-23 广东高云半导体科技股份有限公司 具有片内并行接口的片上***
CN113157634A (zh) * 2021-01-28 2021-07-23 厦门智多晶科技有限公司 一种基于fpga的管脚复用配置方法、装置及fpga

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116383107A (zh) * 2023-06-06 2023-07-04 成都立思方信息技术有限公司 一种可灵活扩展的信号收发***
CN116383107B (zh) * 2023-06-06 2023-08-22 成都立思方信息技术有限公司 一种可灵活扩展的信号收发***

Similar Documents

Publication Publication Date Title
CN105468547B (zh) 一种基于axi总线的便捷可配置帧数据存取控制***
KR101988260B1 (ko) 임베디드 멀티미디어 카드, 및 이의 동작 방법
US8086761B2 (en) SPI control device and method for accessing SPI slave devices using the same
CN101568903A (zh) Nand闪存的基于命令的控制
CN102214482B (zh) 高速大容量固态电子记录器
CN109902042B (zh) 一种实现dsp与zynq之间高速数据传输的方法及***
CN108628543B (zh) 垃圾回收方法以及使用该方法的装置
CN105528299B (zh) 读取命令排程方法以及使用该方法的装置
CN101436171B (zh) 模块化通信控制***
CN110806997B (zh) 一种片上***以及存储器
CN111931442A (zh) Fpga内嵌flash控制器及电子装置
US6434035B2 (en) Memory system
CN114721987A (zh) 一种基于MCU和FPGA SoC架构的多路接口电路
CN114461541A (zh) 芯片数据读取方法、写入方法、装置、设备以及存储介质
CN104216856B (zh) 一种dcr总线和apb总线之间的总线桥
CN102789424B (zh) 基于fpga的外扩ddr2的读写方法及基于fpga的外扩ddr2颗粒存储器
CN110781130A (zh) 一种片上***
CN116680088B (zh) 一种针对多寄存器存储的多模块同时访问***及访问方法
CN111221754A (zh) 一种自带防读写冲突功能的存储装置
CN114253462A (zh) 提供混合通道存储设备的方法
CN114253461A (zh) 混合通道存储设备
CN100373369C (zh) 控制器及多个可编程逻辑器件的组合访问装置及方法
CN114691554A (zh) 闪存的控制方法、闪存晶粒以及闪存
CN105389282B (zh) 处理器和arinc429总线的通信方法
CN112256426A (zh) 具有总线仲裁器的主从通信***及通信方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination